高压半导体器件的制作方法
【技术领域】
[0001] 本实用新型设及半导体器件，尤其设及一种高压半导体器件。
【背景技术】
[0002] 高压BCD炬ipolar-CMOS-DMO巧技术一般是指器件耐压在100VW上的BCD技术， 目前广泛应用在AC-DC电源、L邸驱动等领域。通常，要求功率器件的耐压达到500V到800V 不等。
[000引LDM0S(lateraldoublediffusionM0巧晶体管器件是一种横向高压器件，在AC交流应用中一般作为后面模块的驱动器件。通常，LDM0S晶体管器件的所有电极都在器件 表面，便于和低压电路部分集成设计。在目前的应用中，如LED和AC-DC产品中，LDM0S晶 体管的面积可能会占到巧片总面积的一半W上。所W设计参数优秀（例如耐压高，导通电 阻小）、可靠性高的LDM0S晶体管成为高压BCD技术中的关键器件。
[0004] 参考图1A，现有技术中，高压器件的高压阱的实现方式主要包括：在P型渗杂的半 导体衬底或者外延层1上通过离子注入形成N型渗杂的高压阱4,然后用高温推结的方法 形成lOym左右的结深。为了减小器件的导通电阻，一般还需要在高压阱4内形成P型渗 杂的降场层7。但是，该种传统结构具有W下缺点；注入形成深的高压阱4后，为了要形成 10ymW上的结深，通常需要1200度W上且持续超过30-40个小时的高温推结，该对工艺设 备要求很高而且工艺效率低。
[0005] 参考图1B，现有技术中，高压器件版图上的源指头尖部分一般采用马蹄形缓冲层 结构，但是该种结构一方面浪费器件面积，另一方面不能导电，使得器件沟道得不到充分利 用。该种单纯的双阱渐变（double-resurf)结构，即只有高压阱4和降场层7的结构，其工 艺窗口小，对工艺控制的要求高，而且器件表面电场大，会影响器件的可靠性。 【实用新型内容】
[0006] 本实用新型要解决的技术问题是提供一种高压半导体器件，能够有效降低工艺制 造难度，提高器件参数特性，而且有利于提高器件的可靠性。
[0007] 为解决上述技术问题，本实用新型提供了一种高压半导体器件，包括：
[000引第一渗杂类型的半导体衬底；
[0009] 第二渗杂类型的外延层，位于所述半导体衬底上，所述第二渗杂类型与第一渗杂 类型相反；
[0010] 第二渗杂类型的高压阱，位于所述外延层内；
[0011] 第一渗杂类型的降场层，位于所述外延层的表面和/或所述外延层的内部，所述 降场层的至少一部分位于所述高压阱内；
[0012] 第一渗杂类型的第一阱，与所述高压阱并列地位于所述外延层内；
[0013] 第二渗杂类型的源极欧姆接触区，位于所述第一阱内；
[0014] 漏极欧姆接触区，位于所述高压阱内；
[0015] 靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之 间的外延层。
[0016] 根据本实用新型的一个实施例，所述器件还包括；第一渗杂类型的埋层，位于所述 半导体衬底内，所述外延层覆盖所述埋层。
[0017] 根据本实用新型的一个实施例，所述埋层为非线性变渗杂结构，每一埋层为单一 的渗杂区域。
[0018] 根据本实用新型的一个实施例，所述埋层为线性变渗杂结构，每一埋层包括相互 分隔的多个渗杂区域。
[0019] 根据本实用新型的一个实施例，所述器件还包括：
[0020] 场氧化层，至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外延层；
[0021] 靠近所述漏极欧姆接触区的栅极，覆盖所述场氧化层的一部分。
[0022] 根据本实用新型的一个实施例，所述器件还包括：
[0023] 第一渗杂类型的隔离环，与所述高压阱并列地位于所述外延层内；
[0024] 地电位接触区，位于所述隔离环内。
[0025] 根据本实用新型的一个实施例，所述器件还包括；体接触区，与所述源极欧姆接触 区并列地位于所述第一阱内。
[0026] 根据本实用新型的一个实施例，所述高压半导体器件的版图包括直边部分W及与 所述直边部分相连的源指头尖部分，所述直边部分沿直线排布，所述源指头尖部分弯曲排 布，其中，相对于所述直边部分，所述源指头尖部分内的高压阱与所述源极欧姆接触区之间 的间距增大，所述降场层与所述源极欧姆接触区和漏极欧姆接触区之间的间距不变。
[0027] 根据本实用新型的一个实施例，所述漏极欧姆接触区具有第二渗杂类型，所述高 压半导体器件为LDMOS晶体管。
[002引根据本实用新型的一个实施例，所述漏极欧姆接触区具有第一渗杂类型，所述高 压半导体器件为LIGBT晶体管。
[0029] 与现有技术相比，本实用新型具有W下优点：
[0030] 本实用新型实施例的高压半导体器件中，半导体衬底、外延层、外延层内的高压阱 W及高压阱内的降场层形成一种新型的双阱渐变值ouble-Resurf)结构，对于晶体管而言 具有如下好处：
[0031] (1)缓解了常规双阱渐变晶体管（如LDM0S晶体管）的电荷敏感性问题，有利于增 加工艺窗口，因为传统工艺的Double-Resurf晶体管受制于N型电荷和P型电荷匹配的要 求限制，器件的性能参数对电荷的不平衡效应很敏感，从而增加了工艺控制的难度；而本实 用新型上述双阱渐变结构在Double-Resu计结构的基础上引入了外延层/高压阱形成的线 变杂质分布结构，优化器件表面场分布，缓解电荷的敏感性；
[0032] (2)渗杂类型相反的高压阱和外延层相结合形成的结构，可W减小单纯外延工艺 (即漂移区全部用外延电荷来实现控制）的控制难度，同时也减小了高压阱的推阱工艺的 工艺时间和难度；
[0033] (3)埋层的引入可W减小薄外延工艺电场向源端集中的效应，从而减小因为鸟嘴 部分电场过大带来的越出问题（walk-out)等可靠性问题。
[0034] 另外，本实用新型实施例的高压半导体器件中，在版图的源指头尖部分形成"双层 终端器件结构"，即相对于直边部分，源指头尖部分中高压阱与源极欧姆接触区之间的间距 增大；而降场层与源极欧姆接触区和漏极欧姆接触区之间的间距不变，使得漂移区拉长的 同时高压阱相对于漏极欧姆接触区的位置不变；而降场层与源极欧姆接触区和漏极欧姆接 触区之间的间距不变，使得降场层相对于源极欧姆接触区的位置不变，进而使得埋层在漂 移区拉长的同时向外延伸，延伸至漂移区的场氧化层下面。该样的"双层终端器件结构"可 W缓解源指头尖的曲率效应，解决外延工艺中源指头尖的倒角耐压问题，而且无需增加过 多的工艺复杂性和器件版图面积。
【附图说明】
[0035] 图1A是现有技术中一种双阱渐变结构的LDMOS晶体管的直边部分的剖面结构示 意图；
[0036] 图1B是现有技术中一种双阱渐变结构的LDMOS晶体管的源指头尖部分的剖面结 构示意图；
[0037] 图2是根据本实用新型第一实施例的高压半导体器件的版图示意图；
[003引图3是根据本实用新型第一实施例的高压半导体器件的直边部分的剖面结构示 意图；
[0039] 图4是根据本实用新型第一实施例的高压半导体器件的源指头尖部分的剖面结 构示意图；
[0040] 图5A是根据本实用新型第二实施例的一种埋层注入过程的示意图；
[0041] 图5B是根据图5A所示埋层注入过程形成的器件剖面结构示意图；
[0042] 图6A是根据本实用新型第二实施例的另一种埋层注入过程的示意图；
[0043] 图6B是根据图6A所示埋层注入过程形成的器件剖面结构示意图；
[0044] 图7A是图6A所示埋层注入过程中采用的一种掩膜板的结构示意图；
[0045] 图7B是图6A所示埋层注入过程中采用的另一种掩膜板的结构示意图；
[0046] 图8是根据本实用新型第=实施例的高压半导体器件的直边部分的剖面结构示 意图；
[0047] 图9A是根据本实用新型第四实施例的一种高压半导体器件的直边部分的剖面结 构示意图；
[0048] 图9B是根据本实用新型第四实施例的另一种高压半导体器件的直边部分的剖面 结构示意图；
[0049] 图10是根据本实用新型第五实施例的高压半导体器件的直边部分的剖面结构示 意图；
[0化0] 图11是根据本实用新型第六实施例的高压半导体器件的直边部分的剖面结构示 意图；
[0化1] 图12是根据本实用新型第走实施例的高压半导体器件的制造方法的流程示意 图；
[0化2] 图13A至图13J是根据本实用新型第走实施例的高压半导体器件的制造方法中各 个步骤对应的直边部分的器件剖面结构示意图。
【具体实施方式】
[0053] 下面结合具体实施例和附图对本实用新型作进一步说明，但不应W此限制本实用 新型的保护范围。
[0化4] 第一实施例
[0