挤压电阻的制作方法
【技术领域】
[0001] 本实用新型设及半导体器件W及制造工艺，尤其设及一种挤压电阻。
【背景技术】
[0002] 高压BCD炬ipolar-CMOS-DMO巧技术一般是指器件耐压在100VW上的BCD技术， 目前广泛应用在AC-DC电源、L邸驱动等领域。通常，要求功率器件的耐压达到500V到800V 不等。
[000引 LDM0S(lateraldoublediffusionM0巧晶体管器件是一种横向高压器件，在AC 交流应用中一般作为后面模块的驱动器件。通常，LDM0S晶体管器件的所有电极都在器件 表面，便于和低压电路部分集成设计。
[0004] 在AC交流应用中，驱动电路通常需要启动电路。在启动电路中，传统处理方式是， 启动电路是从整流桥输出端直接串联大电阻作为启动电阻，整流桥通过该大电阻给旁路电 容充电，直到启动电路开始工作。该种方式的缺点是，驱动电路正常工作后，启动电阻上仍 然要浪费一定的功耗，且外围方案中需要增加一个电阻元件，增加的整机的成本。另外一种 实现方式是利用启动电路本身集成高压器件来完成启动的功能，然后和VDM0S驱动器件通 过合封的方式封在同一封装体内。通常，启动电路中的高压器件制造为一个大圆球，和低压 驱动电路集成。但是，该种方式在小功率电源中提高了封装的成本，且启动电路中的大圆球 占到巧片很大的面积比例。
[0005] 因此，需要一种新型的挤压电阻，W便于和高压晶体管等器件集成，从而尽可能节 省巧片面积。 【实用新型内容】
[0006] 本实用新型要解决的技术问题是提供一种挤压电阻，该挤压电阻能够容易地与高 压晶体管等器件集成，有利于节省版图面积，降低成本。
[0007] 为解决上述技术问题，本实用新型提供了一种挤压电阻，包括：
[000引第一渗杂类型的半导体衬底；
[0009] 第二渗杂类型的外延层，位于所述半导体衬底上，所述第二渗杂类型与第一渗杂 类型相反；
[0010] 第二渗杂类型的高压阱，位于所述外延层内；
[0011] 第二渗杂类型的深阱，位于所述高压阱内；
[0012] 第一渗杂类型的第一阱，与所述高压阱并列地位于所述外延层内；
[0013] 漏极欧姆接触区，位于所述深阱内；
[0014] 挤压电阻欧姆接触区，位于所述外延层内。
[0015] 根据本实用新型的一个实施例，所述挤压电阻还包括：第一渗杂类型的降场层，与 所述漏极欧姆接触区并列地位于所述高压阱内。
[0016] 根据本实用新型的一个实施例，所述挤压电阻还包括；第一渗杂类型的埋层，位于 所述半导体衬底内，所述外延层覆盖所述埋层。
[0017] 根据本实用新型的一个实施例，所述挤压电阻还包括：场氧化层，至少覆盖所述高 压阱的边界和漏极欧姆接触区之间的外延层。
[0018] 根据本实用新型的一个实施例，所述挤压电阻还包括：
[0019] 第一渗杂类型的隔离环，与所述高压阱并列地位于所述外延层内；
[0020] 地电位接触区，位于所述隔离环内。
[0021] 根据本实用新型的一个实施例，所述挤压电阻还包括：体接触区，位于所述第一阱 内。
[0022] 根据本实用新型的一个实施例，所述挤压电阻还包括：第二渗杂类型的第二阱，与 所述高压阱并列地位于所述外延层内，所述挤压电阻欧姆接触区位于所述第二阱内。
[0023] 与现有技术相比，本实用新型具有W下优点：
[0024] 本实用新型实施例的挤压电阻中，外延层位于半导体衬底上，外延层内具有高压 阱、第一阱和第二阱，高压阱内具有深阱，漏极欧姆接触区位于深阱内，挤压电阻欧姆接触 区位于第二阱内。其中，漏极欧姆接触区和挤压电阻欧姆接触区分别作为挤压电阻的两个 引出端。该样的挤压电阻结构可W容易地与LDMOS晶体管、IGBT晶体管等高压器件集成， 从而有利于节省版图面积，降低成本。
【附图说明】
[00巧]图1是根据本实用新型第一实施例的挤压电阻的剖面结构示意图；
[0026] 图2是根据本实用新型第二实施例的复合半导体器件的剖面结构示意图；
[0027] 图3是根据本实用新型第S实施例的挤压电阻的制造方法的流程示意图；
[002引图4A至图4J是根据本实用新型第S实施例的制造方法中各个步骤对应的剖面结 构不意图。
【具体实施方式】
[0029] 下面结合具体实施例和附图对本实用新型作进一步说明，但不应W此限制本实用 新型的保护范围。
[0030] 第一实施例
[0031] 参考图1，图1示出了根据第一实施例的挤压电阻的剖面结构示意图，包括；P型渗 杂的半导体衬底1 ;P型渗杂的埋层2,位于P型渗杂的半导体衬底1上；N型渗杂的外延层 3,位于P型渗杂的埋层2和半导体衬底1上；N型渗杂的高压阱4和P型渗杂的隔离环5， 并列地位于N型渗杂的外延层3内；N型渗杂的深阱6和P型渗杂的降场层7,位于N型渗 杂的高压阱4内；P型渗杂的第一阱8A和N型渗杂的第二阱8B，与高压阱4并列地位于N 型渗杂的外延层3内；场氧化层9,位于外延层3的表面上，场氧化层9的一部分至少覆盖 高压阱4的边界和漏极欧姆接触区11C之间的外延层3,场氧化层9的另一部分至少覆盖 隔离环5和第二阱8B之间的外延层3,场氧化层9的再一部分至少覆盖第一阱8A和第二 阱8B之间的外延层3 ;栅极10A，位于外延层3上，或者还可W部分延伸至场氧化层9上，栅 极10A的材料例如可W是多晶娃，其中，外延层3表面上的栅极10A可W用作晶体管等半导 体器件的栅电极，而场氧化层9上的栅极10A可W用作场板；位于外延层3表面的体接触区 IIB，体接触区IIB具体位于第一阱8A内，更具体而言，位于第一阱8A的表面部分；漏极欧 姆接触区11C，位于深阱6内，更具体而言，位于深阱6的表面部分，漏极欧姆接触区11C例 如具有N型渗杂；地电位接触区11D，位于隔离环5内，更具体而言，可W位于隔离环5的表 面部分；挤压电阻欧姆接触区11E，位于第二阱8B内，更具体而言，位于第二阱8B的表面部 分；互连线12,位于器件表面，互连线12用于电连接，例如将地电位接触区11D和体接触区 11B电连接，互连线12的材料例如可W是侣。
[0032] 其中，漏极欧姆接触区11C和挤压电阻欧姆接触区11E分别作为挤压电阻的两个 引出端。
[0033] 图1中，埋层2、第一阱8AW及第二阱8B部分形成双层P型结构（即第一阱8A和 埋层2)，该样的结构即为"双层挤压电阻结构";P型渗杂的半导体衬底1上形成P型渗杂的 埋层2 ;P型渗杂的埋层2上形成N型渗杂的外延层3 ;外延层3内形成有P型渗杂的第一 阱8A和N型渗杂的第二阱8B。其中，埋层2和第一阱8A形成双层P型结构，漏极欧姆接触 区11C经过双层P型结构之间的外延层3到第二阱8B，再到挤压电阻欧姆接触区11E，此通 道即为挤压电阻的电流通道。
[0034] 需要说明的是，虽然W上描述中限定了各个区域的具体渗杂类型，但是，也可W将 各个区域的渗杂类型设定为相反的类型，例如P型改为N型，N型改为P型，该样也可W形 成挤压电阻。
[0035] 第二实施例
[0036] 参考图2，图2示出了 一种复合半导体器件，该复合半导体器件中集成了晶体管和 挤压电阻，该挤压电阻即为前述第一实施例中记载的挤压电阻。
[0037] 具体而言，该复合半导体器件包括；P型渗杂的半导体衬底1 ;P型渗杂的埋层2， 位于P型渗杂的半导体衬底1上；N型渗杂的外延层3,位于P型渗杂的埋层2和半导体衬 底1上；N型渗杂的高压阱4和P型渗杂的隔离环5,并列地位于N型渗杂的外延层3内；N 型渗杂的深阱6和P型渗杂的降场层7,位于N型渗杂的高压阱4内；P型渗杂的第一阱8A 和N型渗杂的第二阱8B，与高压阱4并列地位于N型渗杂的外延层3内；场氧化层9,位于 外延层3的表面上，场氧化层9的一部分至少覆盖高压阱4的边界和漏极欧姆接触区11C之 间的外延层3,场氧化层9的另一部分至少覆盖隔离环5和第一阱8A之间的外延层3 ;栅极 10A，靠近源极欧姆接触区11A的栅极10A至少覆盖源极欧姆接触区11A与高压阱4之间的 外延层3,靠近漏极欧姆接触区11C的栅极10A覆盖场氧化层9的一部分，栅极10A的材料 例如可W是多晶娃，其中，靠近源极欧姆接触区11A的栅极10A构成器件的栅电极，而场氧 化层9上的栅极10A构成器件的场板；位于外延层3表面的源极欧姆接触区11A、体接触区 11B，源极欧姆接触区11A和体接触区11B位于第一阱8A内，更具体而言，位于第一阱8A的 表面部分，源极欧姆接触区11A例如具有N型渗杂；漏极欧姆接触区11C，位于深阱6内，更 具体而言