，位于深阱6的表面部分，漏极欧姆接触区11C例如具有N型渗杂；地电位接触区 11D，位于隔离环5内，更具体而言，位于隔离环5的表面部分；挤压电阻欧姆接触区11E，位 于第二阱8B内，更具体而言，位于第二阱8B的表面部分；互连线12,位于器件表面，互连线 用于电连接，例如将地电位接触区11D和体接触区11B电连接，将位于场氧化层9上用作场 板的栅极10A电连接，互连线12的材料例如是侣。
[003引上述复合半导体器件中，源极欧姆接触区11A、漏极欧姆接触区11C和靠近源极欧 姆接触区llA的栅极lOA形成LDMOS晶体管的至少一部分，漏极欧姆接触区lie和挤压电 阻欧姆接触区11E形成挤压电阻的至少一部分。挤压电阻和LDM0S晶体管共漏，也即是共 用相同的漏极欧姆接触区lie。简言之，LDM0S晶体管和挤压电阻具有相同的漏极结构，二 者的版图结构也可W并联。
[0039] 此外，在LDM0S晶体管中，P型渗杂的隔离环5和P型渗杂的第一阱8A之间的场 氧化层9上还可W具有高值电阻10B。该高值电阻10B可W采用多晶娃或渗杂的多晶娃形 成。该高值电阻10B可W根据具体应用的需要，具有预设的电阻值。
[0040] 需要说明的是，在N型渗杂的外延层上形成挤压电阻，现有技术中传统技术方案 通常采用的处理方式中，一般并不具有埋层2或者第一阱8A，在该种情况下，LDM0S晶体管 的耐压结构和挤压电阻的耐压结构不一样，从而导致器件电场在版图上的挤压电阻部分靠 近源端集中，使得复合器件的整体耐压偏低。而根据本实用新型第二实施例的复合半导体 器件中，挤压电阻部分的耐压结构保持与LDM0S晶体管一样，使得整体器件的可靠性得到 保证。另外，对于根据本实用新型实施例的复合半导体器件，通过控制埋层2和第一阱8A 之间的间距H，可W有效控制流过挤压电阻的电流I0N及其夹断电压VP，使得复合半导体器 件的适用范围更广。
[0041] 同样参考图2,在其他实施例中，漏极欧姆接触区lie的渗杂类型可W和源极欧姆 接触区11A相反，也就是P型渗杂，从而构成LIGBT晶体管。换言之，该复合半导体器件可 W是LIGBT晶体管和挤压电阻集成在一起形成的器件。
[0042] 第S实施例
[0043] 参考图3,根据本实用新型第S实施例的挤压电阻的制造方法包括：
[0044] 步骤S11，提供第一渗杂类型的半导体衬底；
[0045] 步骤S12,在所述半导体衬底上形成第二渗杂类型的外延层，所述第二渗杂类型与 第一渗杂类型相反；
[0046] 步骤S13,在所述外延层内形成第二渗杂类型的高压阱；
[0047] 步骤S14,在所述高压阱内形成第二渗杂类型的深阱；
[0048] 步骤S15,在所述外延层内形成与所述高压阱并列的第一阱，所述第一阱具有第一 渗杂类型；
[0049] 步骤S16,在所述外延层内形成挤压电阻欧姆接触区，在所述深阱内形成漏极欧姆 接触区
[0化0] 下面结合图4A至图4J对上述制造方法进行详细说明。需要说明的是，下面描述 的制造方法针对的是第一实施例也即图1所示的器件结构，对于其他实施例的器件结构， 只需要根据器件结构的不同对相应的步骤略作调整即可。
[0化1] 参考图4A，提供半导体衬底1。该半导体衬底1例如可W是P型渗杂的娃衬底。
[0化2] 参考图4B，在半导体衬底1内形成P型渗杂的埋层2。具体而言，可W使用光刻工 艺定义出埋层2的图形；然后通过离子注入的方式形成埋层2。在离子注入之后，还可W进 行退火推结。
[0化3] 参考图4C，形成N型渗杂的外延层3,该外延层3覆盖半导体衬底1和埋层2。作 为一个非限制性的例子，外延层3的厚度例如可W是5ym至15ym。
[0054] 参考图4D，在外延层3内形成N型渗杂的高压阱4、P型渗杂的隔离环5。高压阱 4和隔离环5的制造方法例如可W包括光刻、离子注入、退火推结等常规步骤。其中，隔离环 5和埋层2可W形成对通隔离。
[0055] 参考图4E，在高压阱4内形成N型渗杂的深阱6化及P型渗杂的降场层7。深阱 6和降场层7的制造方法例如可W包括光刻、离子注入、退火推结等常规步骤。
[0056] 参考图化在外延层3内形成P型渗杂的第一阱8A和N型渗杂的第二阱8B。第 一阱8A和第二阱8B的制造方法例如可W包括光刻、离子注入、退火推结等常规步骤。
[0化7] 参考图4G，在外延层3的表面上形成场氧化层9。场氧化层9的形成过程可W包 括；开有源区窗口、进行场截止注入W及进行场氧化。
[0化引参考图4H，在隔离环5和第一阱8A之间的场氧化层9上形成高值电阻10B;在外 延层3和场氧化层9上的适当位置形成栅极10A。栅极10A和高值电阻10B的形成方法 可W包括；生长栅极氧化层，例如通过热氧化法生长厚度为150A至lOOOA的栅极氧化层； 采用化学气相沉积（CVD)或其他适当方法形成非渗杂的多晶娃；对多晶娃进行高值电阻离 子注入和栅极高浓度离子注入；对多晶娃进行刻蚀，形成栅极10A和高值电阻10B。此外， 在形成高值电阻10B和栅极10A之前，还可W进行阔值调节注入。
[0化9] 参考图41，在第一阱8A内形成体接触区11B，在隔离环5内形成地电位接触区 11D，在第二阱8B内形成挤压电阻欧姆接触区11E。上述各个接触区的形成方法可W包括光 亥IJ、离子注入、退火等。
[0060] 参考图4J，形成覆盖整个挤压电阻的介质层，该介质层的材料例如是BPSG或其他 适当的绝缘材料。之后，在介质层的适当位置形成欧姆接触孔，并沉积导电材料（例如侣）， 从而形成互连线12。
[0061] 之后，还可W形成覆盖介质层和互连线12的纯化层，并在纯化层中开压点窗口， 直至形成完整的复合半导体器件。
[0062] 上述挤压电阻的制造方法可W和LDM0S晶体管、LIGBT晶体管等器件的制造方法 兼容，从而便于将挤压电阻和各种晶体管集成在同一复合器件中，使得工艺更加简单，而且 有利于节省巧片面积。
[0063] 需要说明的是，上述制造方法中，各个区域的渗杂类型可W各自取反。
[0064] 应该理解到的是上述实施例只是对本实用新型的说明，而不是对本实用新型的限 审IJ，任何不超出本实用新型实质精神范围内的实用新型创造，包括但不限于对局部构造的 变更、对元器件的类型或型号的替换，W及其他非实质性的替换或修改，均落入本实用新型 保护范围之内。
【主权项】
1. 一种挤压电阻，其特征在于，包括： 第一掺杂类型的半导体衬底； 第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一掺杂类型 相反； 第二掺杂类型的高压阱，位于所述外延层内； 第二掺杂类型的深阱，位于所述高压阱内； 第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内； 漏极欧姆接触区，位于所述深阱内； 挤压电阻欧姆接触区，位于所述外延层内。2. 根据权利要求1所述的挤压电阻，其特征在于，还包括： 第一掺杂类型的降场层，与所述漏极欧姆接触区并列地位于所述高压阱内。3. 根据权利要求1所述的挤压电阻，其特征在于，还包括： 第一掺杂类型的埋层，位于所述半导体衬底内，所述外延层覆盖所述埋层。4. 根据权利要求1所述的挤压电阻，其特征在于，还包括： 场氧化层，至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外延层。5. 根据权利要求1所述的挤压电阻，其特征在于，还包括： 第一掺杂类型的隔离环，与所述高压阱并列地位于所述外延层内； 地电位接触区，位于所述隔离环内。6. 根据权利要求1所述的挤压电阻，其特征在于，还包括： 体接触区，位于所述第一阱内。7. 根据权利要求1所述的挤压电阻，其特征在于，还包括： 第二掺杂类型的第二阱，与所述高压阱并列地位于所述外延层内，所述挤压电阻欧姆 接触区位于所述第二阱内。
【专利摘要】本实用新型提供了一种挤压电阻，所述挤压电阻包括：第一掺杂类型的半导体衬底；第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一掺杂类型相反；第二掺杂类型的高压阱，位于所述外延层内；第二掺杂类型的深阱，位于所述高压阱内；第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内；漏极欧姆接触区，位于所述深阱内；挤压电阻欧姆接触区，位于所述外延层内。本实用新型的挤压电阻能够容易地与高压晶体管等器件集成，有利于节省版图面积，降低成本。
【IPC分类】H01L27/10
【公开号】CN204651319
【申请号】CN201520384837
【发明人】姚国亮, 张邵华, 吴建兴
【申请人】杭州士兰微电子股份有限公司
【公开日】2015年9月16日
【申请日】2015年6月5日