同步分频器及其部件的制作方法

专利名称：同步分频器及其部件的制作方法
技术领域：
本发明涉及基于半加器(half adder)的同步分频器所用的部件，并且涉及基于半加器的同步分频器。
背景技术：
数字分频器也被称为模k计数器，用于每K个输入脉冲产生一个输出脉冲。根据应用，具有宽的编程范围是理想的，例如10到127的编程范围，这需要N＝7位的计数器。
因为所需的高速运算，设计必须为同步的类型，即，只允许在输入信号的下降沿或上升沿跃变。在常规的分频器中，对于临界延迟(criticaldelay)有两个源。
一个延迟源是需要同时比较两个N位数，以检测计数周期的结束。如果计数器是重置/计数至K类型，则需要在N个“异或”(XOR)门之后跟着扇入数(fan-in)为N的“与”(AND)门的复杂逻辑。高扇入数增加了大多数数字门的延迟。另选地，如果计数器是预设为K/计数至0类型，则计数器位将最高有效位(MSB)到最低有效位(LSB)设置为0。这种连续设置允许进行级联比较以检测出周期结束，避免了高扇入数，并因此缩短了会限制电路的最大运算速度的关键路径(critical path)。
同步计数器中关键路径的另一延迟源是触发条件的生成例如，仅当所有低位为1时才允许位翻转，而所有低位为1是由扇入数为1到n的多个“与”门的逻辑电路实现的。
消除N位比较和触发条件生成的另一种方式是使用累加器设计，即，恒定加1的N位全加器。
很明显，触发条件的生成现在被转换成进位的生成。但是用于生成并行进位(如超前进位)的电路复杂性随着位数的增加而指数增加。
Lutz等人的美国专利5,179,798提供了一种模k计数器或分频器，其每K个时钟脉冲产生一个输出脉冲。由于锁存器在接收到时钟脉冲时将它们的输入转换为输出，因而图2的计数器为同步计数器。结果，输入时钟脉冲(图中未示出)使所有的半加器同时生成它们的和位S和进位C。
在它们的实现中，预设值被设置为负K(反码)，并递增到“1”，该“1”对应于所有位等于1(1111111)。同样，在利用另外的预设/倒计数类型时，首先设置MSB，下降至LSB，这使得能够进行快速、级联测试。
如所述US-A-5,179,798中明确描述的那样，计数器是可编程和同步的，并比任何其他已知的可编程分频器快得多，并且其周期由因锁存器、半加器和n输入“与”门产生的延迟之和而限定得比较低。
关于图1到图3的符号，小写字符用于代表编号，大写字符用于代表n位字。下标小写字符代表位。其他符号的含义在表1中给出。另外，应该注意到，字中的低阶位为位0。
表1符号 含义∩逐位与∪逐位或逐位异或 xi的非X X的反码n位半加器包括n个独立的半加器。其采用两个n位补码作为输入，并产生两个输出n位和以及n位进位。令X＝xn-1...x1、x0，以及Y＝yn-1...y1、y0为以x0和y0为低阶位的n位字。n位半加器产生了进位字C＝cn-1...c1、c0，以及和字S＝sn-1...s1、s0，从而Ci＝xi-1∩Yi-1(2)Si＝XiYi注意c0通常为0，从而C+S＝X+Y(模2n) (2a)高阶进位cn不是C的一部分，而是有时用作更大计算的一部分。
如果存在满足等式2的X和Y，则(C，S)为半加器形式(或h-a形式)。我们写为(C，S)＝ha(X，Y)半加器形式的数由C(或进位分量)和S(和分量)表示计数器的实际值没有被计算，而只由S寄存器和C寄存器中的数的和来隐含地给出。
关于C和S分量，应注意C+S＝-1S＝-1 (3)关于关系式3，补码的定义表明X+Y＝-1Y＝X。随后根据公式2，S＝XX＝-1。
从而，S由所有1构成。快速观察公式1和2表明，对于i＝1，...，n-1，只有ci和si-1之一可以被设为(＝1)，因此，当C+S＝-1时，C＝0，而S＝-1。
图2示出了使用半加器(如图1中所示的半加器)的可编程模k计数器。半加器10、12、14和16是本领域公知的。半加器10、12、14和16的S输出分别被锁存器18、20、22和24存储。时钟锁存器(clocked latch)18、20、22和24的输出分别被送入半加器10、12、15和16的S输入。半加器10、12和14的进位输出分别被送入时钟锁存器26、28和30。锁存器32中送入了逻辑1。这些锁存器可以使用寄存器或D型锁存器来实现。锁存器32、26、28和30的输出被分别送入半加器10、12、14和16的进位输入。半加器的S输出被送入“与”门34，其提供经分频的脉冲作为输出。
通常，半加器及其相关的锁存器可以被构思为递增器(incrementer)，而“与”门34可以被构思为检测何时S＝-1的检测器。
图2是基于关系式3的可编程模k计数器。开始时，(C，S)被设置为(0，k)。在各输入时钟脉冲(未示出时钟输入)，(C，S)的和增加1，这是因为该1被输入到最低阶半加器。由于递增值为1，所以递增器自身可以由多个半加器构成，并且(C，S)通常为h-a形式。在k个输入脉冲之后，C+S＝-1，并且根据关系式3，S的所有位为1。这将检测器缩少到S的n位输入“与”。注意，被输入到最低阶半加器的1不是C的一部分。定义为c0＝0，并且由于0对和有这样的影响，因而无需使用其作为半加器的输入。c0被输入的位置是出于方便考虑，以将1放置为使得该和随着每一脉冲而增加。

发明内容
本发明的一个目的是提供用于构造出基于半加器的同步分频器的有优势的部件。更具体地，本发明的目的是提供锁存器，其执行对于构造出这种分频器而言有用的进一步功能。
利用一种锁存器电路实现该目的，所述锁存器电路包括第一和第二时钟主从锁存器，各主锁存器都具有两个“线或”(OR-wired)信号输入和一个时钟输入，所述第一从锁存器具有一个信号输入(D)和Clk输入，所述第二从锁存器具有两个“线或”信号输入和时钟输入，一个信号输入与第一主锁存器的反相输出相连接，另一信号输入与第二主锁存器的反相输出相连接。
该锁存器电路在用于基于半加器的分频器时，适于执行进位信号以及和信号的锁存。
同时，这种锁存器电路执行半加功能。两个主从电路并行工作。因此，由这种锁存器电路导致的延迟与由单个主从锁存器导致的延迟一样小。
然而，由于“线或”输入D1和D2以及它们连接的方式，这种锁存器电路在锁存进位信号以及和信号时，同时执行半加功能。这种锁存器电路执行与如图2中的锁存器20、26和半加器12相同的功能。然而，图2中的各对锁存器和半加器具有由锁存器引起的延迟和半加器引起的延迟所组成的组合延迟。
另一方面，根据本发明的锁存器电路具有与主从锁存器的延迟一样小的延迟。
根据另一实施例，第一主锁存器的“线或”输入分别接收信号XCin和Xsin，第二主锁存器的输入分别接收信号Cin和Sin。在这种情况下，第一从锁存器输出信号XCout和Cout，第二从锁存器输出信号XSout和Sout。
此外，本发明的目的是提供一种基于半加功能的快速分频器。
通过使用半加功能的分频器来实现该目的，所述分频器包括每个数位一个的具有半加功能的锁存器电路，各锁存器电路在其S输入处接收其输出信号，用于最低有效位的锁存器电路在其进位输入处接收“1”，而各个其它锁存器电路在其进位输入(Cin)处接收来自前一数位的锁存器电路的进位信号；以及“与”门电路，其接收所述锁存器电路的“和”输出。
该分频器执行与上面结合图1到图3描述的现有技术分频器相同的功能，但是更快。根据所述现有技术，Cin和Sin输入被分开锁存，然后被送入半加器的“与”门，来生成进位Cout，并被送入半加器的“异或”门，来生成和Sout。这两个步骤导致两个延迟由锁存器导致的延迟，以及另外由半加器导致的延迟。
然而，根据本发明的分频器具有并入其专用锁存器电路的半加功能。因而，执行半加功能不会引起额外的延迟。
本发明具有这样的优点其分频器的周期由锁存器电路的延迟以及“与”门电路的延迟而限制得更短。换句话说，其比现有技术分频器更快。
根据本发明的具体实施例，各锁存器电路包括第一和第二时钟主从锁存器，各主锁存器都具有两个“线或”信号输入和一个时钟输入，所述第一从锁存器具有一个信号输入和时钟输入，第二从锁存器具有两个“线或”信号输入和时钟输入，一个信号输入与第一主锁存器的反相输出相连接，另一信号输入与第二主锁存器的反相输出相连接。
如上所述，这些锁存器电路被连接以执行半加功能，这没有产生额外的延迟。
通过将半加功能并入锁存器的逻辑中获得了这种优点。
此外，这种新的分频器具有这样的优点因为其需要较少的部件，所以可以经济地制造出，这将在后文更清楚地说明。


通过结合附图阅读以下详细说明，本发明的其他目的和进一步的特征将显而易见，在附图中图1示出了现有技术半加器；图2示出了现有技术的基于半加器的可编程4位同步模k计数器；图3示出了用于7位模k计数器的级联的周期结束检测器；图4示出了由多个简单锁存器构成的主从DFF；图5示出了具有合并的半加输入逻辑的时钟锁存器电路；图6示出了根据本发明的使用具有合并的半加功能的锁存器电路的可编程4位同步模k计数器；图7示出了具有合并的输入逻辑(D1 OR D2)的简单锁存器的实现。
具体实施例方式
图1到图3已在上文描述。
图4示出了由多个简单锁存器构成的主/从锁存器。该简单锁存器存储数据D(时钟CLK为高)或直接将其输出到输出Q(CLK为低)。因为后一功能，该简单锁存器也被称为透明锁存器。
在主从锁存器中，两个简单锁存器串联连接。第一简单锁存器60称为主锁存器；第二锁存器62称为从锁存器。从锁存器通过主锁存器的反相时钟而操作。在图4和下文中，反相信号由前缀X示出。
主从锁存器输入数据D，其在时钟从低向高跃变时存在。类似的，当CLK从高变到低时，从锁存器变得透明。因此，输出仅在CLK的下降沿改变。
图5示出了两个主从锁存器，其实质上并联布置。上DFF包括主锁存器80和从锁存器86。该主锁存器具有两个输入D1和D2，它们分别接收信号XCin和XSin。主锁存器80的另一输入接收时钟Clk。
锁存器80的Q输出对锁存信号XCin OR Xsin进行输出。该输出信号被输入到从锁存器86的输入D。
下主从锁存器包括主锁存器82和从锁存器84。同样，主锁存器82具有两个“或”(OR)输入D1和D2，它们分别接收信号Cin和Sin。另一输入接收时钟。
主锁存器82的Q输出未使用。
反相输出XQ被送入从锁存器84的“或”输入D2。从锁存器84的另一“或”输入D1被连接到上主从锁存器的主锁存器80的XQ输出。从锁存器84的输入D1接收Q的反相值(其与NOT(XCin+XSin)相同)。从锁存器804的输出Q输出信号XSout。反相输出XQ输出信号Sout，其也可以表示为(NOT(XCin+XSin)+NOT(Cin+Sin))，其等于CinXOR Sin。
就所描述的从锁存器86而言，其输出Q输出信号XCout。其反相输出XQ输出信号Cout，其也可以表示为NOT(XCin+XSin)，这等于CinAND Sin。
图6示出了4位可编程同步计数器。其包括4个时钟锁存器电路，各时钟锁存器都被构成类似图5中所示的时钟锁存器电路。右手侧锁存器电路76代表最低有效位(LSB)。最左侧的时钟锁存器电路70表示最高有效位(MSB)。锁存器电路76的Cin输入每时钟接收一个“1”。
锁存器电路74到76的Sin输入接收该同一锁存器电路的Sout输出。从输出Cout输出的信号被送入下一更高位位置的锁存器电路74的输入Cin。
LC 74的输入Sin接收从该同步锁存器电路输出的信号Sout。对于较高阶位位置的其他时钟锁存器电路也实现该功能。
同样，通过每个时钟，从Cout输出输出的信号被送入下一更高阶时钟锁存器电路(在当前情况下为时钟锁存器电路72)的时钟输入。
所有LC的时钟从Fin送入。
各时钟锁存器电路的Sout输出信号被送入级联的“与”电路36和38。“与”门36从时钟锁存器电路70和72接收Sout输出信号，“与”门38接收来自“与”门36的输出信号和来自时钟锁存器电路74和76的输出信号Sout。结果被作为信号Fout从“与”门38输出。
结合图6描述的该计数器执行与结合图2描述的现有技术的计数器相同的功能。
本发明的计数器的优点在于，其不使用任何额外的时间来执行半加功能。没有附加延迟，而这是所有其他由半加器构成的已知计数器中通常存在的。
除图2的分频器的特征之外，该分频器展现出线Fin，该线代表输入时钟。
此外，代替由4输入“与”门34构成的并行周期结束检测器，示出了由2输入“与”门36和3输入“与”门38构成的级联“与”。
如下面的示例所示，在最后的计数步骤中，最后两位S0到S1同时从0变化到1，而较高有效位已经被设置为1。从而只有图3的“与”门50和图5中的“与”门38必须具有扇入数3。
运算示例K＝5初始化S＝NOT(K)＝NOT(0101)＝1010C＝0000迭代C(i)n=S(0)n-1i=0C(i-1)n-1XORS(i)n-1i>0]]>S(i)n=S(i)‾n-1i=0C(i-1)n-1ANDS(i)n-1i>0]]>停止/再加载如果S＝-1(补码形式为1111)，则

该表示出了如何将S位从MSB到LSB设置为1。
在图1中的上述的US-A-5,179,578A中，Cin和Sin输入被单独锁存(存储)，然后被送入半加器的“与”门用于生成进位Cout，并被送入半加器的“异或”门用于生成和Sout。
然而，本专利利用主从锁存器80、86和82、84的微分信号，使用通用中间逻辑项来生成和信号以及进位信号。
锁存器通常提供微分信号，即非反相的输出信号和反相输出信号。例如，2输入“或”门提供了以下输出Q＝D1 OR D2XQ＝NOT(D1 OR D2)本领域公知，在如电流开关逻辑的高速逻辑系列中，易于增加门的扇入数。最简单的示例是具有N个并行输入晶体管的N输入OR/XORECL门(发射极耦合逻辑)。
具有半加功能的该时钟电路的基本构成块是执行功能D1 OR D2的带有两个输入的简单锁存器。
对于这种方法，需要将和以及进位的生成转换为与OR/NOR逻辑兼容的形式。使用对偶德摩根律(de Morgan’s Law of Duality)，可以写为Sout＝Cin AND Sin＝NOT(XCin OR XSin)Cout＝Cin EXOR Sin＝NOT(NOT(XCin OR Xcin)OR NOT(Cin OR Sin))因而，在主锁存器80、86的输出中很容易获得所需的中间逻辑项，并且锁存器82、84的输出包含所希望的和以及进位的表达式。
图7示出了图4的简单锁存器60的ECL实现，但其采用了双输入D1和D2(其也在图5中的锁存器80、82或84中示出)。图7的功能如下。
当CLK为高时，在偏置电路98中生成的恒定电流Ibias被引向锁存器90的左侧，D1和D2是数据输入信号。
晶体管103的基极连接到基准电压Vref。该基准电压具有被输入到D1或D2的输入电压的高电压与低电压之间的中间值。电压Vref是用于确定D1和D2处于高电平还是处于低电平的阈值。
当晶体管103导通时，节点96处的电压从VDD下降到(VDD-(R*Ibias))。电阻107的电阻值与电阻106的电阻值相等。
当输入D1(晶体管101的基极)或D2(晶体管102的基极)中的至少一个为高时，电流将流经左电阻106。因此，节点94处的电压从VDD下降到(VDD-(R*Ibias))，并产生了低电平。因为没有电流流经电阻107，所以对Q 96生成了高电平。因而，电路的逻辑运算等价于Q＝D1 ORD2。
当时钟从高切换到低时，晶体管104和105用于存储节点94和96的电势。当CLK具有“低”电势时，偏置电流流经电路的右分支。之前生成的Q和XQ的值随后通过交叉耦合的晶体管104和105的正反馈而存储。
本发明不限于这些具体实施例，而是可以不脱离本发明的公开进行各种修改和变型。
权利要求
1.一种锁存器电路，包括第一和第二时钟主从锁存器(80，86；82，84)，各主锁存器(80，82)都具有两个“线或”信号输入和一个时钟输入，第一从锁存器(86)具有一个信号输入(D)和Clk输入(CLK)，第二从锁存器(84)具有两个“线或”信号输入(D1，D2)和时钟输入(Clk)，一个信号输入(D1，D2)与第一主触发器(80)的反相输出(XQ)相连接，另一信号输入(D2，D1)与第二主触发器(82)的反相输出(XQ)相连接。
2.根据权利要求1所述的锁存器电路，其中，第一主锁存器(80)的非反相输出(Q)与第一从锁存器(86)的信号输入(D)相连接，并且其时钟输入(Clk)接收反相时钟(XClk)，并且其中第二从锁存器(84)的时钟输入接收反相时钟(XClk)。
3.根据权利要求1所述的锁存器电路，其中，第一主锁存器的“线或”输入(D1，D2)分别接收信号XCin和Xsin，第二主锁存器(82)的输入(D1，D2)分别接收信号Cin和Sin。
4.根据权利要求1所述的锁存器电路，其中，所述主从锁存器为同步锁存器。
5.根据权利要求1所述的锁存器电路，其中，一些或全部锁存器为透明锁存器。
6.一种使用半加功能的分频器，包括每个数位一个的具有半加功能的锁存器电路(LC；76，74，72，70)，各锁存器电路(LC)在其S输入(Sin)处接收其输出信号(Sout)，用于最低有效位的锁存器电路(76)在其进位输入处接收“1”，而各个其他锁存器电路(LC；74，72，70)在其进位输入(Cin)处接收来自前一数位的锁存器电路的进位信号(Cout)；以及“与”门电路，其接收锁存器电路(LC；76，74，72，70)的“和”输出。
7.根据权利要求6所述的分频器，其中，所述门电路包括级联的门(36，38)。
8.根据权利要求6所述的分频器，其中，各锁存器电路包括第一和第二时钟主从锁存器(80，86；82，84)，各主锁存器(80，82)都具有两个“线或”信号输入和一个时钟输入，所述第一从锁存器(86)具有一个信号输入(D)和Clk输入(CLK)，所述第二从锁存器(84)具有两个“线或”信号输入(D1，D2)和时钟输入(Clk)，一个信号输入(D1，D2)与第一主触发器(80)的反相输出(XQ)相连接，另一信号输入(D2，D1)与第二主锁存器(82)的反相输出(XQ)相连接。
9.根据权利要求8所述的分频器，其中，第一主锁存器(80)的非反相输出(Q)与第一从锁存器(86)的信号输入(D)相连接，并且其时钟输入(Clk)接收反相时钟(XClk)，并且其中第二从锁存器(4的时钟输入接收反相时钟(XClk)。
10.根据权利要求9所述的锁存器电路，其中，第一主锁存器的“线或”输入(D1，D2)分别接收信号XCin和Xsin，所述第二主锁存器(82)的输入(D1，D2)分别接收信号Cin和Sin。
11.根据权利要求6所述的锁存器电路，其中，所述主从锁存器为同步锁存器。
12.根据权利要求6所述的锁存器电路，其中，一些或全部锁存器为透明锁存器。
全文摘要
本发明公开了一种使用半加功能的分频器，包括每个数位一个的具有半加功能的锁存器电路，各锁存器电路在其S输入处接收其输出信号(Sout)，用于最低有效位的锁存器电路(76)在其进位输入处接收“1”，而各个其它锁存器电路在其进位输入处接收来自前一数位的锁存器电路的进位信号；以及“与”门电路，其接收所述锁存器电路的“和”输出。
文档编号H03K3/2885GK1820416SQ03826987
公开日2006年8月16日 申请日期2003年8月28日 优先权日2003年8月28日
发明者巴尔多·米勒 申请人:富士通株式会社