专利名称：一种消去采样保持电路的流水线模数转换器及方法
技术领域：
本发明涉及流水线模数转换器(Analog to Digital Circuit, ADC)技术 领域，尤其涉及一种消去釆样保持电路的流水线ADC和在流水线ADC中 消去采样保持电路的方法，特别是一种10比特的消去采样保持电路的流 水线ADC。
背景技术：
流水线ADC是目前ADC中在速度、精度、功耗和面积折中优势最明 显的。在流水线ADC中，对前端采样保持电路的性能要求是最高的，它 的精度要达到整个ADC所需的精度，所以功耗通常比较大，在很多流水 线ADC中，采样保持电路的功耗要占到整个ADC的三分之一以上。同时， 采样保持电路占用了很大的芯片面积，它的噪声对ADC的贡献很大。消 去采样保持电路对降低整个ADC的功耗、面积有非常明显的优势。尽管消去采样保持电路可以带来很多优势，同时也存在一些问题。在 没有采样保持电路的时候，ADC外部输入电压直接输入给第一级乘法数 模转换电路(Multiplying Digital to Analog Circuit, MDAC)和第一级子模 数转换器(SUBADC)进行采样。第一级MDAC在它的余差放大相进行 余差放大的电压是MDAC的采样相结束时存储在采样电容和反馈电容上 的电压；第一级SUBADC在它的比较相与参考电压进行比较的电压是 SUBADC中的采样电容在采样相结束时存储的电压。这两个电压并不相 等，如果差值超过了比较器所能校正的范围，则会产生错误的输出码，严 重影响流水线ADC的性能。引起两个电压不相等的主要原因有两个， 一个是第一级MDAC和第 一级SUBADC的釆样相结束时刻不同，即控制第一级MDAC和第一级 SUBADC进行采样的时钟信号之间有偏差，当输入信号频率较高时，在这 个偏差时间内，输入信号的电压变化较大，使得MDAC进行余差放大的电压和SUBADC比较的电压值差别较大；另一个是采样的时间常数不同， 即对输入信号的响应不同，输入信号频率较高时，在采样时刻结束时 MDAC采样电容上的电压和比较器采样电容上的电压差别较大，使得 MDAC进行余差放大的电压和SUBADC比较的电压值差别较大。所以传 统的流水线ADC采样保持电路消去技术通常应用于采样率较低的流水线 ADCo发明内容(一) 要解决的技术问题有鉴于此，本发明的一个目的在于提供一种消去采样保持电路的流水 线模数转换器，以提高对电压误差的容忍程度，减小第一级MDAC采样 电压和第一级子ADC采样电压之间的误差。本发明的另一个目的在于提供一种在流水线模数转换器中消去采样 保持电路的方法，以提高对电压误差的容忍程度，减小第一级MDAC采 样电压和第一级子ADC釆样电压之间的误差。(二) 技术方案为达到上述一个目的，本发明提供了一种消去采样保持电路的流水线 模数转换器，该流水线模数转换器中的第一级乘法数模转换电路(MDAC) 采用1.5比特的结构。优选地，所述第一级MDAC电路中与采样相关的开关包括Scl、 Sc2、 Ssl、 Ss2、 Sfl、 Sf2，该流水线模数转换器包括一第一级子模数转换器 SUBADC，该第一级SUBADC中与采样相关的开关包括Sc3、 Sc4、 Sc5、 Sc6、 Ss3、 Ss4、 Ss5、 Ss6，该流水线模数转换器进一步采用同一个时钟信号phle控制Scl 、 Sc2、 Sc3、 Sc4、 Sc5和Sc6，并采用同一个时钟信号phl控制Ssl、 Ss2、 Sfl、 Sf2 、 Ss3、 Ss4、 Ss5和Ss6。优选地，在该流水线模数转换器中，所述第一级MDAC中与采样相 关的开关管的长度和第一级比较器中与采样相关的开关管的长度相等；所 述第一级MDAC中与采样相关的开关管的宽度和第一级比较器中与采样相关的开关管得宽度的比例，根据第一级MDAC中采样电容大小与第一 级比较器中釆样电容大小的比例进行设置，当第一级MDAC中采样电容 大小与第一级比较器中采样电容大小的比例为M时，M为自然数，第一 级MDAC中与采样相关的开关管宽度和第一级比较器中与采样相关的开 关管宽度的比例为M或2M。为达到上述一个目的，本发明提供了一种消去采样保持电路的流水线 模数转换器，该流水线模数转换器包括流水子级，用于对接收自流水线模数转换器(ADC)输入端的信号进 行模数转换和余差放大，将得到的数字码输出给延时同步寄存器阵列，模 拟信号输出给下一级流水子级；延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时 对准，将得到的数字输出给数字纠错模块；数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移 位相加，得到ADC的数字输出。优选地，所述流水子级的个数为9个，分别为STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE 8和FLASH;其中，输入信号直接送入STAGE1，由STAGE1中的子模数转换器处 理，产生2位数字码；该2位数字码被送入延时同步寄存器序列的同时送 入STAGE1的MDAC电路，STAGE1的MDAC电路产生放大的余差信号 送入STAGE2进行处理；该过程重复一直到第8级，最后一级仅进行模数 转换，产生2位数字码送入延时同步寄存器序列，不进行余差放大；各级 所产生的所有18位数字码经过延时同步寄存器序列进行延时对准，然后 经数字纠错模块进行处理输出最终的IO位数字码。为达到上述另一个目的，本发明提供了一种在流水线模数转换器中消 去采样保持电路的方法，该方法将流水线模数转换器中的第一级乘法数模 转换电路MDAC采用L5比特的结构，以扩大第一级比较器的误差校正范 围。优选地，所述第一级MDAC电路中与采样相关的开关包括Scl、 Sc2、 Ssl、 Ss2、 Sfl、 Sf2，该流水线模数转换器包括一第一级子模数转换器 SUBADC，该第一级SUBADC中与采样相关的开关包括Sc3、 Sc4、 Sc5、Sc6、 Ss3、 Ss4、 Ss5、 Ss6，该方法进一步采用同一个时钟信号phle控制 Scl、 Sc2、 Sc3、 Sc4、 Sc5和Sc6，并采用同一个时钟信号phl控制Ssl、 Ss2、 Sfl、 Sf2 、 Ss3、 Ss4、 Ss5和Ss6，消除第一级MDAC釆样时刻与 第一级比较器采样时刻之间的差。优选地，该方法进一步包括将第一级MDAC中与釆样相关的开关 管的长度和第一级比较器中与采样相关的开关管的长度设置为相等；并将 第一级MDAC中与釆样相关的开关管的宽度和第一级比较器中与采样相 关的开关管的宽度的比例，根据第一级MDAC中采样电容大小与第一级 比较器中采样电容大小的比例进行设置，当第一级MDAC中采样电容大 小与第一级比较器中采样电容大小的比例为M时，M为自然数，第一级 MDAC中与采样相关的开关管宽度和第一级比较器中与采样相关的开关 管宽度的比例为M或2M，使得给采样电容充电的时间常数相等。(三)有益效果 从上述技术方案可以看出，本发明具有以下有益效果1、 利用本发明，由于第一级MDAC采用1.5比特的结构，比较器的 误差校正范围大于多比特的结构，使得在第一级MDAC的采样电压值与 第一级比较器的采样电压值相差Vref/4以内，流水线ADC都能够输出正 确的数字码，大大提高了对电压误差的容忍程度。2、 利用本发明，由于采用同一个时钟信号phle控制Scl、 Sc2、 Sc3、 Sc4、 Sc5和Sc6，并采用同一个时钟信号phl控制Ssl、 Ss2、 Sfl、 Sf2 、 Ss3、 Ss4、 Ss5和Ss6，，使得第一级MDAC和第一级比较器的采样时刻相 同，减小了由于采样时刻不同导致的第一级MDAC采样电压和第一级子 ADC采样电压之间的误差。3、 利用本发明，第一级MDAC中与采样相关的开关和第一级比较器 中与采样相关的幵关按照第一级MDAC的采样电容和第一级比较器的采 样电容的比例进行设计，使得采样电容的时间常数相等，从而减小了由于 采样时间常数不同导致的第一级MDAC采样电压和第一级子ADC采样电 压之间的误差。
图1为本发明提供的第一级MDAC和第一级SUBADC的结构示意图； 图2为本发明提供的与采样相关的开关的结构示意图； 图3为本发明提供的控制各开关的时钟信号的时序关系示意图； 图4为依照本发明实施例应用消去采样保持电路的10位流水线ADC 的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。本发明提供了一种消去采样保持电路的流水线模数转换器，该流水线 模数转换器中的第一级MDAC采用1.5比特的结构，使得第一级比较器的 误差校正范围比较大。进一步地，所述第一级MDAC电路中与采样相关的开关包括Scl、 Sc2、 Ssl、 Ss2、 Sfl、 Sf2，所述第一级SUBADC中与采样相关的开关包 括Sc3、 Sc4、 Sc5、 Sc6、 Ss3、 Ss4、 Ss5、 Ss6，该流水线模数转换器进一 步采用同一个时钟信号phle控制Scl、 Sc2、 Sc3、 Sc4、 Sc5和Sc6，并采 用同一个时钟信号phl控制Ssl、 Ss2、 Sfl、 Sf2 、 Ss3、 Ss4、 Ss5和Ss6， 以消除第一级MDAC采样时刻与比较器采样时刻之间的差。进一步地，在该流水线模数转换器中，所述第一级MDAC中与采样 相关的开关管长度和第一级比较器中与采样相关的开关管长度相等；所述 第一级MDAC中与采样相关的开关管的宽度和第一级比较器中与采样相 关的开关管的宽度，根据第一级MDAC中采样电容大小与第一级比较器 中采样电容大小的比例进行设置，当第一级MDAC中采样电容大小与第 一级比较器中采样电容大小的比例为M时，M为自然数，第一级MDAC 中与采样相关的开关管的宽度和第一级比较器中与采样相关的开关管的 宽度的比例为M或2M，进而使给采样电容充电的时间常数相等。基于上述消去采样保持电路的流水线模数转换器，本发明提供了一种 在流水线模数转换器中消去采样保持电路的方法，该方法将流水线模数转 换器中的第一级乘法数模转换电路MDAC采用1.5比特的结构，以扩大第一级比较器的误差校正范围。进一步地，所述第一级MDAC电路中与釆样相关的开关包括Scl、 Sc2、 SsK Ss2、 Sfl、 Sf2,该流水线模数转换器包括一第一级子模数转换 器SUBADC，该第一级SUBADC中与采样相关的开关包括Sc3、Sc4、Sc5、 Sc6、 Ss3、 Ss4、 Ss5、 Ss6，该方法进一步采用同一个时钟信号phle控制 Scl、 Sc2、 Sc3、 Sc4、 Sc5和Sc6，并采用同一个时钟信号phl控制Ssl、 Ss2、 Sfl、 Sf2 、 Ss3、 Ss4、 Ss5和Ss6，以消除第一级MDAC釆样时刻 与第一级比较器采样时刻之间的差。进一步地，该方法将第一级MDAC中与采样相关的开关管的长度和 第一级比较器中与采样相关的开关管的长度设置为相等；并将第一级 MDAC中与采样相关的开关管的宽度和第一级比较器中与采样相关的开 关管的宽度的比例，根据第一级MDAC中采样电容大小与第一级比较器 中采样电容大小的比例进行设置，当第一级MDAC中采样电容大小与第 一级比较器中采样电容大小的比例为M时，M为自然数，第一级MDAC 中与采样相关的开关管的宽度和第一级比较器中与采样相关的开关管的 宽度的比例为M或2M，使得给采样电容充电的时间常数相等。如图1所示，图1为本发明提供的应用消去采样保持电路的第一级 MDAC (1)和第一级SUBADC (2)的结构示意图。其中，第一级MDAC 电路(1)用于对接收自外部的差分信号inl和in2进行余差放大，将得到 的差分信号outl和out2输出给第二级MDAC。第一级MDAC电路包括本 级的子数模转换器(SUBDAC)、全差分运放和差分开关电容单元。子数 模转换器(SUBDAC)用于将接收自本级两个比较器的数字码dl和d0转 换为模拟量输出给差分开关电容单元，全差分运放和差分开关电容单元共 同实现差分信号inl和in2的采样和余差放大。第一级MDAC电路中与采 样相关的开关包括Scl、 Sc2、 Ssl、 Ss2、 Sfl、 Sf2。第一级SUBADC (2)用于对接收自外部的差分信号inl和in2在比 较器cmpl和比较器cmp2中分别与差分信号Vrl和Vr2、差分信号Vr2和 Vrl进行比较，得出本级的输出数字码dl和d0，并把它们输出给本级的 子数模转换器(SUBDAC)。第一级SUBADC包括差分开关电容单元和两个比较器cmpl和cmp2。第一级SUBADC中与采样相关的开关包括Sc3、 Sc4、 Sc5、 Sc6、 Ss3、 Ss4、 Ss5、 Ss6。在图2中，phl和ph2表示两相不交叠的时钟信号，phle表示比下降 沿比phl稍微提前，上升沿相同，phl和phle为高时，它们控制的开关导 通，ph2为高时，它控制的开关导通。phl和phle为高时为采样相，ph2 为高时为余差放大相。在采样相，开关Scl、 Sc2、 Ssl、 Ss2、 Sfl、 Sf2、 Sc3、 Sc4、 Sc5、 Sc6、 Ss3、 Ss4、 Ss5、 Ss6、 Sol闭合，其余开关断开，inl和in2分别被 接到电容Csl、 Cfl、 Cs2、 Cf2、 Cs3、 Cs4、 Cs5、 Cs6的底极板进行采样； 采样结束时，开关Scl、 Sc2 、 Sc3、 Sc4、 Sc5、 Sc6先断开，然后开关Ssl、 Ss2、 Sfl、 Sf2、 Ss3、 Ss4、 Ss5、 Ss6、 Sol断开。其中，开关Ssl、 Ss2、 Sfl、 Sf2、 Ss3、 Ss4、 Ss5、 Ss6采用栅电压自举幵关，输入信号相同的开 关栅极接在一起，如图3所示。开关Scl、 Sc2、 Sc3、 Sc4、 Sc5、 Sc6采 用单个NMOS管开关，栅极接时钟信号phle，如图3所示。采样电容Csl、 Cs2和反馈电容Cfl、 Cf2容值相等，Cs3、 Cs4、 Cs5、 Cs6容值相等，MD AC采样电容Csl是SUBADC采样电容Cs3的M倍， 与采样相关的各NMOS管幵关的长度相等，宽度满足Pf (Sd) = ，c2) = 2M, ，c3) = 2M. = 2M PF(&5) = 2M . ，c6) 『,)=『,=ff (&2)=『像2) = M'『(&3) = M ■『(&4) = M'『(&5) = M ■『(&6)所以各采样支路的时间常数相等，当各采样电容的初始状态相同时， 在同一个时钟控制下，经过相同的时间锁建立到的电压值相等。在余差放大相，开关S1、 S2、 S3、 S4、 S5、 S6、 S7、 S8闭合，其余 开关断开。这时电容Cs3的底极板接为Vrl，上极板电平为Vrl-inl，电容 Cs4的底极板接为Vr2，上极板电平为Vr2-in2，故比较器cmpl实现了 inl-in2与Vrl-Vr2的比较。同理，比较器cmpl实现了 inl-in2与-(Vrl-Vr2) 的比较。Vrl与Vr2之差为Vref/4，故当输入差分信号大于Vref/4时，输出数字码dl为l，当输入差分信号小于Vref/4时，输出数字码dl为0，当输入差分信号大于-V^/4时，输出数字码d0为1，当输入差分信号小于-Vref/4 时，输出数字码d0为0。数字码dl和d0送入DAC完成数模转换并将数 模转换的结果接到电容Csl和Cs2的底极板，电容Cfl和Cf2的底极板分别接到OUtl和OUt2完成余差放大。如图4所示，图4为依照本发明实施例应用消去采样保持电路的10 位流水线ADC的结构示意图。该流水线ADC是一个10位流水线ADC， 由9个流水子级(即STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE 8和FLASH)、延时同步寄存器阵列和数字纠 错模块组成。其中，流水子级用于对接收自流水线模数转换器ADC输入端的信号 进行模数转换和余差放大，将得到的数字码输出给延时同步寄存器阵列， 模拟信号输出给下一级流水子级；延时同步寄存器阵列用于对接收自各流水子级的数字信号进行延时 对准，将得到的数字输出给数字纠错模块；数字纠错模块用于对接收自延时同步寄存器阵列的数字信号进行移 位相加，得到ADC的数字输出。在图4中，phl和ph2表示两个不交叠的时钟相，奇数级用phl来控 制采样，偶数级用ph2来控制采样。STAGE1、 STAGE2、……、STAGE 8 均包含一个子模数转换器和一个MDAC电路，每级输出2位，l位有效， 冗余位用来进行数字纠错。最后一级(FLASH)是2比特flash结构的ADC， 输出2位有效。输入信号直接送入STAGE1，由STAGE1中的子模数转换器处理，产 生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1 的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复 一直到第8级，最后一级仅进行模数转换，产生2位数字码送入延时同步 寄存器序列，不进行余差放大。各级所产生的所有18位数字码经过延时 同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的 IO位数字码。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而 已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1. 一种消去采样保持电路的流水线模数转换器，其特征在于，该流水线模数转换器中的第一级乘法数模转换电路MDAC采用1.5比特的结构。
2、 根据权利要求1所述的消去采样保持电路的流水线模数转换器， 其特征在于，所述第一级MDAC电路中与采样相关的开关包括Scl、 Sc2、 Ssl、 Ss2、 Sfl、 Sf2，该流水线模数转换器包括一第一级子模数转换器 SUBADC，该第一级SUBADC中与采样相关的开关包括Sc3、 Sc4、 Sc5、 Sc6、 Ss3、 Ss4、 Ss5、 Ss6，该流水线模数转换器进一步采用同一个时钟信号phle控制Scl、 Sc2、 Sc3、 Sc4、 Sc5和Sc6，并采用同一个时钟信号phl控制Ssl、 Ss2、 Sfl、 Sf2 、 Ss3、 Ss4、 Ss5和Ss6。
3、 根据权利要求1所述的消去采样保持电路的流水线模数转换器， 其特征在于，在该流水线模数转换器中，所述第一级MDAC中与釆样相 关的开关管的长度和第一级比较器中与采样相关的开关管的长度相等；所 述第一级MDAC中与采样相关的开关管的宽度和第一级比较器中与釆样 相关的开关管的宽度的比例，根据第一级MDAC中采样电容大小与第一 级比较器中采样电容大小的比例进行设置，当第一级MDAC中采样电容 大小与第一级比较器中采样电容大小的比例为M时，M为自然数，第一 级MDAC中与采样相关的开关管的宽度和第一级比较器中与采样相关的 开关管的宽度的比例为M或2M。
4、 一种消去采样保持电路的流水线模数转换器，其特征在于，该流 水线模数转换器包括流水子级，用于对接收自流水线模数转换器ADC输入端的信号进行 模数转换和余差放大，将得到的数字码输出给延时同步寄存器阵列，模拟 信号输出给下一级流水子级；延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时 对准，将得到的数字输出给数字纠错模块；数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。
5、 根据权利要求4所述的消去采样保持电路的流水线模数转换器，其特征在于，所述流水子级的个数为9个，分别为STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE 8禾卩FLASH;其中，输入信号直接送入STAGE1，由STAGE1中的子模数转换器处 理，产生2位数字码；该2位数字码被送入延时同步寄存器序列的同时送 入STAGE1的MDAC电路，STAGE1的MDAC电路产生放大的余差信号 送入STAGE2进行处理；该过程重复一直到第8级，最后一级仅进行模数 转换，产生2位数字码送入延时同步寄存器序列，不进行余差放大；各级 所产生的所有18位数字码经过延时同步寄存器序列进行延时对准，然后 经数字纠错模块进行处理输出最终的IO位数字码。
6、 一种在流水线模数转换器中消去采样保持电路的方法，其特征在 于，该方法将流水线模数转换器中的第一级乘法数模转换电路MDAC采 用1.5比特的结构，以扩大第一级比较器的误差校正范围。
7、 根据权利要求6所述的在流水线模数转换器中消去采样保持电路 的方法，其特征在于，所述第一级MDAC电路中与采样相关的开关包括 Scl、 Sc2、 Ssl、 Ss2、 Sfl、 Sf2，该流水线模数转换器包括一第一级子模 数转换器SUBADC，该第一级SUBADC中与采样相关的开关包括Sc3、 Sc4、 Sc5、 Sc6、 Ss3、 Ss4、 Ss5、 Ss6，该方法进一步采用同一个时钟信号phle控制Scl、 Sc2、 Sc3、 Sc4、 Sc5和Sc6，并采用同一个时钟信号phl控制Ssl、 Ss2、 Sfl、 Sf2 、 Ss3、 Ss4、 Ss5和Ss6，消除第一级MDAC采样时刻与第一级比较器采样时刻之 间的差。
8、 根据权利要求6所述的在流水线模数转换器中消去采样保持电路 的方法，其特征在于，该方法进一步包括-将第一级MDAC中与采样相关的开关管的长度和第一级比较器中与 采样相关的开关管的长度设置为相等；并将第一级MDAC中与采样相关 的开关管的宽度和第一级比较器中与采样相关的开关管的宽度的比例，根 据第一级MDAC中采样电容大小与第一级比较器中采样电容大小的比例进行设置，当第一级MDAC中采样电容大小与第一级比较器中采样电容大小的比例为M时，M为自然数，第一级MDAC中与采样相关的开关管 的宽度和第一级比较器中与采样相关的开关管的宽度的比例为M或2M， 使得给采样电容充电的时间常数相等。
全文摘要
本发明涉及流水线模数转换器(ADC)技术领域，公开了一种消去采样保持电路的流水线ADC，该流水线ADC中的第一级乘法数模转换电路(MDAC)采用1.5比特的结构。本发明同时公开了一种应用消去采样保持电路的10位流水线ADC以及一种在流水线ADC中消去采样保持电路的方法。利用本发明，提高了对电压误差的容忍程度，减小了由于采样时刻或采样时间常数不同导致的第一级MDAC采样电压和第一级子ADC采样电压之间的误差。
文档编号H03M1/38GK101282118SQ20071006517
公开日2008年10月8日 申请日期2007年4月5日 优先权日2007年4月5日
发明者周玉梅, 郑晓燕 申请人:中国科学院微电子研究所