专利名称：集成电路中的可编程多周期信号传输的制作方法
技术领域：
本发明通常涉及集成电路，尤其涉及集成电路中通过相对较长距离的信号传输。
背景技术：
典型地，集成电路包括在其上传输信号的信号路径或“导线”。信号使用有限的时间沿导线传播。在此，该时间被称为“传播延迟”。导线的传播延迟可能受很多因素的影响。例如，传播延迟可能受导线的物理尺寸、导线的电学特性、诸如温度之类的环境因素等的影响。
图1示出现有技术中的集成电路。集成电路100包括通过导线114耦合的时序元件110和112。时钟分配电路120向时序元件110提供时钟信号CLK1，并且还向时序元件112提供时钟信号CLK2。典型地，时钟分配电路120包括匹配的电路以尽可能地以接近相位匹配的形式分配CLK1和CLK2。
传播延迟“tpd”描述了信号沿导线114在时序元件110和时序元件112之间传播所用的时间量。只要导线114的传播延迟小于时钟信号CLK1和CLK2的周期，时序元件110和时序元件112之间就可以发生同步通信。当集成电路规模加大导致时钟信号频率提高以及传播延迟增加时，传播延迟可能大于时钟周期，从而在同步通信中引入误差。
图1示出现有技术中的集成电路；图2示出使用多周期信号传输方案的电路；
图3示出利用可编程多周期信号传输的电路；图4示出依照本发明各个实施例的相位发生器；图5是示出图4中的相位发生器的操作的时序图；图6示出依照本发明各个实施例的基于相位的信号插入电路；图7示出基于相位的信号解码电路；图8和9示出对可编程多周期信号传输系统的操作进行说明的时序图；图10示出依照本发明各个实施例的流程图；以及图11和12示出依照本发明各个实施例的电子系统的示图。
具体实施例方式
在以下的详细说明中，参考附图，其以图解的方式示出其中可以实施本发明的具体实施例。非常详细地介绍了这些实施例，以使得本领域的技术人员能够实施本发明。应该理解的是，虽然本发明的各个实施例是不同的，但是没有必要相互排斥。例如，在不脱离本发明的精神和范围的情况下，这里结合某一实施例描述的特定的特征、结构，或特性可以在其它的实施例中实施。另外，应该理解的是，在不脱离本发明的精神和范围的情况下，可以修改每一个公开的实施例中的单个元件的位置或设置。因此，不应限制性地理解以下详细描述，并且本发明的范围只由连同权利要求所赋予的等价物的整个范围一起恰当地解释的所附权利要求来限定。在附图中，所有的图中的类似的附图标记表示相同的或相似的功能性。
图2示出使用多周期信号传输方案的电路。电路200包括时序元件202和250，其以时钟信号1xCLK提供的频率同步通信。时序元件202在节点208接收同步数字数据206，并且同步元件250在节点252重新生成数字数据流206的副本作为数字数据流256。
时钟信号1xCLK的频率决定了数字数据流206和256的数字数据速率(rate)。某些实施例中，电路200被包括在大的集成电路中，并且时序元件202和250之间的物理距离使得在时钟信号1xCLK的频率下，无法可靠地维持直接的同步通信。例如，时序元件202和250之间的导线的传播延迟可能超过1xCLK的时钟周期。
时序元件212、214和216以及多路复用器230提供了一个多周期信号传输方案，其允许时序元件202和250之间以1xCLK的频率进行可靠的同步通信。例如，时序元件212、214和216均接收时序元件202的输出，并且各自由不同的相位控制信号(Φ0、Φ1、Φ2)来提供时钟，生成如导线222、224和226上所示的信号。通过使用不同的相位信号来提供时序元件212、214和216的时钟，数字数据流206被多路分配于多条导线222、224和226上。出现在所述多条导线上的每个信号的周期均大于1xCLK的周期。在图2所示的实施例中，数字信号流206被多路分配成三个单独的多周期数据流，并且每个多周期数据流的周期为数字数据流206的周期的三倍。这里，导线222、224和226上的数据流被称为“多周期”的原因是每个数据流均有一周期或“循环期”，而该周期是初始数字数据流206的周期的倍数。在图2所示的例子中，导线222、224和226上的每个数据流的周期均为初始数字数据流周期的三倍。
多路复用器230把多周期信号多路转换(multiplex)为由1xCLK提供时钟的时序元件250的输入，从而在节点252上重新产生数字数据流256。多路复用器响应于图2中标记为“PHASE COUNT”的信号表示的“相位计数”把多周期引导(steer)到时序元件250。在图2所示的实施例中，相位计数信号是通过对三个值进行重复计数以引导多路复用器230的信号。在某些实施例中，相位计数也用于生成相位控制信号Φ0、Φ1和Φ2。相位计数和相位控制信号将参考后续附图在下面进行进一步说明。
示出的电路200具有三条并行的导线，其中每条导线均有一周期为初始数据流的周期的三倍的多周期信号。在某些实施例中，使用“N”条并行的导线并且每个多周期信号的周期均为初始数字数据流的周期的“N”倍。任何给出的实施例中并行导线的数量可根据时钟信号1xCLK的最大可能频率、并行导线的传播延迟和其它因素进行选择。
时序元件212、214和216被示为触发器，然而这并不是对本发明的限制。例如，时序元件212、214和216可以是电平敏感锁存器或其它任何能够在一定时间段内保持数据的时序元件。此外，为时序元件212、214和216提供时钟的不同的相位时钟信号可以以多种不同的方式生成，并且可以至少部分基于驱动何种类型的时序元件而具有不同的周期。
时序元件212、214和216响应相位控制信号，在并行导线上产生多周期信号。这里，该操作称之为“基于相位的信号插入”。基于相位的信号插入操作把数字数据流多路分配到多个多周期数字数据流，其中基于相位控制信号Φ0、Φ1和Φ2的相位特性，不同的数据值被插入到多周期数据流中。类似地，多路复用器230的操作在这里被称之为“基于相位的信号解码”。基于相位计数的特性，多路复用器230选择不同的多周期数字数据流并将其提供给时序元件250。
在某些实施例中，电路200的相对时序可通过改变为时序元件212、214及216提供时钟的相位控制信号的时序和改变控制多路复用器230的PHASE COUNT信号来进行修改。此外，在某些实施例中，相对时序可通过存储于寄存器中的配置信息而被设定为可编程的。可编程多周期信号传输的各个实施例将结合下面的附图进一步说明。
图3示出利用可编程多周期信号传输的电路。电路300包括基于相位的信号插入电路310，基于相位的信号解码电路320，相位发生器330和配置寄存器340。基于相位的信号插入电路310接收图示为SIGA的信号，并提供在312图示为SIGA_P0至SIGA(N-1)的“N”个多周期信号。此外，基于相位的信号解码电路320接收多周期信号312并重新生成初始信号SIGA。
在操作中，基于相位的信号插入电路310执行类似于时序元件202、212、214和216(图2)的功能。此外，基于相位的信号解码电路320执行类似于多路复用器230和时序元件250(图2)的功能。
电路300还包括相位发生器330。相位发生器330记录相位计数并生成彼此同相的多个PHASE COUNT信号。如图3所示，相位发生器330生成两个PHASE COUNT信号，以提供给基于相位的信号插入电路310和基于相位的信号解码电路320。在某些实施例中，相位发生器330可能是锁相环的一部分。此外，在某些实施例中，相位发生器330可以分布在集成电路管芯(die)周围。下面参照图4和5对相位发生器330的示例实施例进行说明。
配置寄存器340可包括可以被编程来影响基于相位的信号插入电路310和基于相位的信号解码电路320的操作的信息。例如，现在重新参见图2，配置寄存器340可以保持修改相位控制信号Φ0、Φ1和Φ2的相对相位的信息。配置寄存器340还可保持配置位以控制基于相位的信号解码电路能够捕获多周期数据的粒度(granularity)。这将结合图7-9在下面进行更加详细地说明。
在某些实施例中，基于集成电路的操作频率对配置寄存器340中的信息进行“编程”。例如，特定的集成电路可能支持不同的时钟频率，并且配置寄存器340可包括基于操作频率以不同的值来编程的可编程字。可以响应于可编程字来改变相位控制信号的相位关系。
示出的电路300为单个数字数据流SIGA提供可编程多周期信号传输方案。在本发明的各个实施例中，在集成电路内提供了多个这种多周期信号传输方案。例如，大的集成电路可能有许多以高频在集成电路管芯上进行长距离传输的同步信号。在这些实施例中，每个信号可被多路分配在多个并行导线上，其中每个导线均传送多周期数字数据流，并且可以利用基于相位的解码电路在导线远端重新产生每个信号。
图4示出依照本发明各个实施例的相位发生器，而图5是示出其操作的时序图。相位发生器400可被用作电路300中的相位发生器330(图3)。相位发生器400包括多个级(stage)，在图4中示为410、430和450。相位发生器400可包括任意个级，并不限定为图4中所示的三个。
相位发生器400维持相位计数，该相位计数提供给部分或整个集成电路上的基于相位的信号插入电路和基于相位的解码电路。相位计数以“PHASE COUNT x”信号的形式提供给不同的电路，其中“x”可从0到M-1，其中相位发生器具有M个级。如图5所示，当所有级启动时存在一个启动瞬变过程，但是当该瞬变过程消逝之后，所有相位计数信号在整个集成电路上提供相同的相位计数信息。
级410包括时序元件416、加法器412、比较器414和其它逻辑电路。时序元件416是一个保持多位数字信息以记录相位计数值的寄存器。当复位信号RST无效(de-asserted)时，寄存器416的值将为0，其在节点418上被驱动以提供显示为PHASE COUNT0的信号。级410在时钟信号1xCLK指定的速率下进行递增计数操作，直到达到值“N-1”，此时寄存器416被复位归0。因此，级410重复生成0到“N-1”之间的相位计数，并且该数据在418上被生成为PHASE COUNT 0。
级430和450也包括加法器、比较器和寄存器。级430和450可以是连接在一起的，并且分布在集成电路管芯周围。级430和450均生成同步于PHASE COUNT 0表示的相位计数的相位计数输出信号。在本发明的各个实施例中，许多附加的类似于级430和450的级被连接在一起以在集成电路周围分配同步的相位计数信号。然后，这些相位计数信号可被提供到基于相位的信号插入电路和基于相位的信号解码电路以把数字数据流可靠地多路分配到并行导线上，并且在导线的远端可靠地重新产生初始数字数据流。
图6示出依照本发明各个实施例的基于相位的信号插入电路。基于相位的信号插入电路600可被用作基于相位的信号插入电路310(图3)。基于相位的信号插入电路600包括时序元件602、612、614和616。时序元件612、614和616形成输出电路以驱动多个信号导线613、615和617中的每一个上的数字数据的不同子集。例如，接收到数字数据流SIGA，并且输出电路驱动在SIGA_P0到SIGA_P(N-1)中每一个上的SIGA的不同子集。
基于相位的信号插入电路600还包括相位控制信号发生器610。时序元件602被示为由时钟信号1xCLK提供时钟的触发器，而时序元件612、614和616被示为由从相位控制信号发生器610输出的信号Φ0、Φ1和Φ(N-1)所控制的锁存器。因此，由基于相位的信号插入电路600输出的多周期数据信号的时序受相位控制信号发生器610和向其输入的信号所影响。
相位控制信号发生器610接收相位计数和多周期程序(MCP)选择信号形式的配置信息，并产生相位控制信号Φ0到Φ(N-1)。相位控制信号具有对应于配置信息和相位计数的逻辑组合的相位关系。相位控制信号发生器610包括在620概括示出的比较器，在630概括示出的多路复用器和在640概括示出的输出触发器。多路复用器630被多周期程序(MCP)选择信号控制。该MCP选择信号可由诸如配置寄存器340(图3)之类的配置寄存器提供。在某些实施例中，该配置信息被保持为静态的，使得多路复用器632、634和636中的每一个一致地选择相同的输入信号以提供给适当的输出触发器。
相位控制信号发生器610还从相位发生器接收PHASE COUNT信号之一。该PHASE COUNT信号输入到比较器620，其随后基于当前相位计数值使输入到多路复用器630的信号有效(assert)。例如，比较器622将相位计数值和0比较。当相位计数值等于0时，节点624有效。进一步，节点624耦合于每个多路复用器630分离的输入端。从而，当相位计数等于0时，多路复用器630之一将具有有效(asserted)输出。类似地，当相位计数等于1时，多路复用器之一将具有有效(asserted)输出，并且这种模式对于每个相位计数值都是延续的。相位控制信号的相位通过修改MCP选择信号进行循环。在某些实施例中，使用配置寄存器中的位可以控制MCP选择信号的值。在这些实施例中，控制时序元件612、614和616的相位控制信号的相位关系可以通过修改配置寄存器中的位而被修改。
在某些实施例中，基于相位的信号插入电路600不包括相位控制信号产生电路610。在这些实施例中，控制多周期信号的相位关系的相位控制信号具有基于相位计数值的固定关系。进一步，这些实施例中，类似于相位控制信号产生电路610的电路可以被包括在相应的基于相位的信号解码电路中，该基于相位的信号解码电路接收如图6所示输出的多周期信号。
图7示出基于相位的信号解码电路。基于相位的信号解码电路700可被用作基于相位的信号解码电路320(图3)。基于相位的信号解码电路700以类似于多路复用器230(图2)的方式接收多周期信号和相位计数。基于相位的信号解码电路700包括多路复用器702和706、逻辑704和时序元件708。多路复用器702形成输入电路以接收多周期信号。多路复用器702的输出被输入到多路复用器706，并且多路复用器706的输出在时序元件708处被时钟处理以重新生成初始数字数据流。时序元件708由频率为1xCLK的两倍的时钟信号2xCLK来提供时钟。此外，多路复用器706被两个信号2xCLK PHASE和HALF CLK PULL IN的逻辑组合控制。HALF CLK PULLIN可以是保持在如配置寄存器340(图3)的配置寄存器中的信号。
如参考前述的附图所述，基于相位的信号解码电路700重新生成初始数字数据流SIGA。基于相位的信号解码电路700还允许时序元件708使用1xCLK时钟频率的两倍的粒度来为数字数据提供时钟。
图8和9示出对包括类似于基于相位的信号插入电路600的基于相位的信号插入电路和类似于基于相位的信号解码电路700的基于相位的信号解码电路的可编程多周期信号传输系统的操作进行说明的时序图。在图8和9所介绍的例子中，提供了三条并行导线，并且多周期信号的周期是1xCLK的三倍。
在图8中，设置MCP选择信号和HALF CLK PULL IN信号的组合以提供两个半时钟周期的建立(setup)时间和半个时钟周期的保持时间。例如，设置MCP选择以提供三个时钟周期，并且使HALF CLK PULL IN信号有效以减少半个时钟周期的建立时间。为了提供三个时钟周期，当N＝3时(例如MCP选择＝01b)设置MCP选择信号以选择多路复用器630(图6)的第三个输入。
图9示出了一个系统，其中MCP选择信号和HALF CLK PULL IN信号的组合提供了两个时钟周期的建立时间和一个时钟周期的保持时间。例如，MCP选择被设置为选择信号选择多路复用器630(图6)的第二个输入(例如MCP选择＝10b)，并且HALF CLK PULL IN信号不被有效。
图10示出依照本发明各个实施例的流程图。在某些实施例中，方法1000可用于进行可编程多周期信号传输。方法1000并不限定于进行该方法的特定类型的装置。方法1000中的不同操作(actions)可按照当前的顺序执行，也可按不同的顺序执行。此外，在某些实施例中，从方法1000中略去图10中列出的某些操作。
方法1000开始于1010，其中第一频率下的单个数字数据流被多路分配为多个较低频率的并行数据流。例如，如先前附图中所示，基于相位的信号插入电路可接收数字数据流并将其多路分配到多个并行导线上。
在某些实施例中，该单个数字数据流被分为N个相位，其中N等于导线的数目。每个相位包括初始数据流的一个子集。此外，相位计数值可用于确定N个相位中的哪个将占有每个导线。在某些实施例中，对静态配置数据的组合与相位计数值进行逻辑组合来确定N个相位中的哪个将占有每个导线。
在1020，在具有的传播延迟大于第一频率的一个周期并小于较低频率的一个周期的导线上驱动多个数字数据流。例如，在图8和9所示的例子中，该较低的频率的周期比较高频率的周期长三倍。这些实施例中，并行导线上的传播延迟可以在这两个周期值之间。
在1030，所述多个数字数据流被导线远端的电路所接收。例如，基于相位的解码电路可接收所述多个数字数据流。在1040，多个数字数据流被多路转换以重新产生第一频率下的单个数字数据流。在某些实施例中，可以响应于相位计数来执行解码。此外，在某些实施例中，对静态配置数据的组合与相位计数值进行逻辑组合来确定解码顺序。
通过利用静态配置数据与相位计数值的逻辑组合来控制多周期信号传输电路源端或目的地端的时序，目的地端的建立和保持时间可以是可编程的。
图11示出依照本发明各个实施例的电子系统。电子系统1100包括处理器1110、存储器控制器1120、存储器1130、输入/输出(I/O)控制器1140、射频(RF)电路1150和天线1160。在操作中，系统1100使用天线1160发射和接收信号，并且这些信号被图11所示的各个元件所处理。天线1160可以是定向天线或全向天线。此处使用的术语全向天线是指在至少一个平面上具有基本上均匀方向图的天线。例如，在某些实施例中，天线1160可以是一全向天线，例如偶极子天线或四分之一波长天线。又例如，在某些实施例中，天线1160可以是定向天线，例如抛物面天线、贴片天线或八木天线。在某些实施例中，天线1160可以包括多个物理天线。
射频电路1150与天线1160和I/O控制器1140通信。在某些实施例中，RF电路1150包括对应于通信协议的物理接口(PHY)。例如，RF电路1150可包括调制器、解调器、混频器、频率合成器、低噪声放大器、功率放大器等等。在某些实施例中，RF电路1150可包括外差接收机，而在其它实施例中，RF电路1150可包括直接变换接收器。在某些实施例中，RF电路1150可包括多个接收器。例如，在具有多个天线1160的实施例中，每个天线可耦合于对应的接收器。在操作中，RF电路1150从天线1160接收通信信号，并向I/O控制器1140提供模拟或数字信号。此外，I/O控制器1140可向RF电路1150提供信号，该RF电路1150对信号进行操作并随后将其传输到天线1160。
处理器1110可是任何类型的处理设备。例如，处理器1110可以是微处理器、微控制器等等。此外，处理器1110可包括任意数量的处理内核，或者可以包括任意数量的单独的处理器。
存储器控制器1120提供处理器1110和图11中所示的其它设备之间的通信路径。在某些实施例中，存储器控制器1120是一也可提供其它功能的集线器设备的一部分。如图11所示，存储器控制器1120耦合于处理器1110、I/O控制器1140和存储器1130。
存储器1130可以是任何类型的存储器技术。例如，存储器1130可以是随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、如FLASH存储器之类的非易失性存储器或其它类型的存储器。
存储器1130可表示一单个的存储器设备或一个或多个存储器模块上的多个存储器设备。存储器控制器1120通过总线1122向存储器1130提供数据并且响应于读取请求从存储器1130接收数据。命令和/或地址可通过总线1122之外的导线或通过总线1122提供给存储器1130。存储器控制器1120可从处理器1110或从其它来源接收将被存储于存储器1130的数据。存储器控制器1120可向处理器1110或其它目标提供其从存储器1130中接收的数据。总线1122可以是双向总线或单向总线。总线1122可包括许多并行导线。信号可以是差分的或单端的。
存储器控制器1120也耦合到I/O控制器1140，并提供处理器1110和I/O控制器1140之间的通信路径。I/O控制器1140包括与例如串口、并口、通用串行总线(USB)接口等I/O电路通信的线路。如图11所示，I/O控制器1140提供到RF电路1150的通信路径。
系统1100中的任何电路均可利用上述可编程多周期信号传输实施例中的任何一个。例如，存储器控制器1120可包括基于相位的信号插入电路和基于相位的解码电路，以在集成电路中相对较长的距离上进行同步通信。此外，存储器控制器1120可具有一个或多个配置寄存器以保持配置信息，例如如上所述的MCP选择信息。处理器1110可基于包括图11所示的各个元件的工作频率在内的多个因素对MCP选择信息进行编程。
图12示出依照本发明各个实施例的电子系统。电子系统1200包括存储器1130、I/O控制器1140、RF电路1150和天线1160，所有这些元件在上面已经参考图11进行了说明。电子系统1200还包括处理器1210和存储器控制器1220。如图12所示，存储器控制器1220包含在处理器1210中。处理器1210可以是如上面参照处理器1110(图11)所述的任何类型的处理器。处理器1210与处理器1110的区别在于，处理器1210包含存储器控制器1220，而处理器1110不包含存储器控制器。
图11和12表示的示例系统包括台式机、膝上电脑、移动电话、个人数字助理、无线局域网接口或其它任何适合的系统。存在许多其它系统使用可编程多周期信号传输。例如，此处介绍的可编程多周期信号传输实施例可用于服务器计算机、网桥或路由器或其它任何带有或不带天线的系统。
虽然本发明是结合特定的实施例进行说明的，然而，本领域技术人员应容易理解，在不超出本发明精神和范围的情况下可以采用各种修改与变化。这些修改与变化被认为是在本发明和所附的权利要求的保护范围之内。
权利要求
1.一种集成电路，包括第一数字电路，用于提供第一时钟频率的数字数据；第二数字电路，用于接收所述第一时钟频率的所述数字数据；和多个信号导线，将所述第一数字电路和所述第二数字电路相耦合；其中所述第一数字电路包括输出电路，用于以低于所述第一时钟频率的频率在所述多个信号导线中的每个导线上驱动所述数字数据的不同子集，并且其中所述第二数字电路包括输入电路，用于将所述多个信号导线多路转换回所述第一时钟频率的单个导线。
2.如权利要求1所述的集成电路，其中所述第一和第二数字电路在该集成电路上间隔得足够远，使得所述多个信号导线中任一个上的传播延迟均大于所述第一时钟频率下的一个时钟周期。
3.如权利要求2所述的集成电路，进一步包含相位发生器，用于向所述第一和第二数字电路提供数字计数值，其中数字计数值的总数等于所述多个信号导线中的信号导线的数量。
4.如权利要求3所述的集成电路，其中所述相位发生器包括分布于该集成电路周围的多个加法器电路。
5.如权利要求3所述的集成电路，其中所述第一数字电路的所述输出电路响应于配置字和来自于所述相位信号发生器的所述数字计数值的逻辑组合，以确定在所述多个导线中的每个导线上驱动所述数字数据中的哪个子集。
6.如权利要求5所述的集成电路，其中所述输入电路响应于来自于所述相位信号发生器的所述数字计数值以确定多路复用器的时序，该时序用于将所述多个信号导线多路转换回所述第一时钟频率的单个导线。
7.如权利要求5所述的集成电路，其中所述配置字表示第一时钟频率的频率值。
8.如权利要求5所述的集成电路，其中所述第二数字电路的所述输入电路进一步包括同步元件，其工作在两倍于所述第一时钟频率的频率下；以及逻辑电路，用于允许该同步元件以两倍于所述第一时钟频率的粒度来为所述数字数据提供时钟。
9.如权利要求3所述的集成电路，其中所述输入电路响应于配置字和来自于所述相位信号发生器的所述数字计数值的逻辑组合，以确定多路复用器的时序，该时序用于将所述多个信号导线多路转换回所述第一时钟频率的单个导线。
10.一种方法，包括将第一频率的单个数字数据流多路分配为在较低频率的多个并行数字数据流；将所述多个数字数据流驱动到传播延迟大于所述第一频率的一个周期且小于所述较低频率的一个周期的导线上；在所述导线远端的电路接收所述多个数字数据流；以及多路转换所述多个数字数据流以重新生成在所述第一频率的所述单个数字数据流。
11.如权利要求10所述的方法，其中所述单个数字数据流被分为N个相位，其中N是导线的数目，所述方法进一步包括基于计数到值N的计数值来确定所述单个数字数据流中的所述N个相位中的哪个将占有每个导线。
12.如权利要求11所述的方法，进一步包括基于所述计数值和一配置字的逻辑组合来确定所述单个数字数据流中的所述N个相位中的哪个将占有每个导线。
13.如权利要求12所述的方法，其中多路转换包括基于所述计数值对所述多个数字数据流进行多路转换。
14.如权利要求11所述的方法，其中多路转换包括基于所述计数值和配置字的逻辑组合对所述多个数字数据流进行多路转换。
15.一种系统，包括天线；射频电路，其耦合于所述天线；以及集成电路，其耦合于所述射频电路，所述集成电路包括第一数字电路，用于提供第一时钟频率的数字数据；第二数字电路，用于接收所述第一时钟频率的所述数字数据；以及多个信号导线，其将所述第一数字电路和所述第二数字电路相耦合，其中所述第一数字电路包括输出电路，用于以低于所述第一时钟频率的频率在所述多个信号导线中的每个导线上驱动所述数字数据的不同子集，并且其中所述第二数字电路包括输入电路，用于将所述多个信号导线多路转换回所述第一时钟频率的单个导线。
16.如权利要求15所述的系统，其中所述第一和第二数字电路在该集成电路上间隔得足够远，使得所述多个信号导线中任一个的传播延迟均大于所述第一时钟频率的一个时钟周期。
17.如权利要求16所述的系统，其中所述集成电路进一步包括相位发生器，用于向所述第一和第二数字电路提供数字计数值，其中数字计数值的总数等于所述多个信号导线中的信号导线的数量。
18.如权利要求17所述的系统，其中所述相位发生器包括分布于所述集成电路周围的多个加法器电路。
19.如权利要求17所述的系统，其中所述第一数字电路的所述输出电路响应于配置字和来自于所述相位发生器的所述数字计数值的逻辑组合以确定在所述多个导线中的每个导线上驱动所述数字数据的哪个子集。
20.如权利要求19所述的系统，其中所述输入电路响应于来自于所述相位信号发生器的所述数字计数值以确定多路复用器的时序，该时序用于将所述多个信号导线多路转换回所述第一时钟频率的单个导线。
全文摘要
一种可编程多周期信号传输方案提供相对较长距离上的同步通信。一输入数字数据流被多路分配到多个导线中。在导线远端重新产生所述数字数据流。
文档编号H03L7/00GK101079624SQ20071010531
公开日2007年11月28日 申请日期2007年4月2日 优先权日2006年3月31日
发明者S·卡雷纳哈里亚, Z·博金, C·H·泰赫 申请人:英特尔公司