专利名称：一种用于高压集成电路的脉冲发生电路及其方法
技术领域：
本发明涉及高压集成电路(HVIC)，尤其涉及高压集成电路中的信号从低压模块转 移到高压模块时所需的脉冲发生电路。
背景技术：
高压集成电路是一种带有欠压保护、逻辑控制等功能的栅极驱动电路，它将电 力电子与半导体技术结合，逐渐取代传统的分立元件，越来越多地被应用在IGBT、大功率 MOSFET的驱动领域。高压集成电路的核心部分是通过控制高压DMOS的通断实现的电平转 换电路，该电路的功能是在同一晶圆上将对地0 15V的信号转换成对地600V 615V的信号。如图1所示，电平转换电路的高压侧供电电源的负端VS会对GND在OV 600V之 间变化，此时正端VB会相应地对GND在15V 615V变化，即对VS保持15V基本不变；通常 不能直接用输入信号来控制高压DMOS的通断，而要通过脉冲发生器产生脉冲信号来控制， 因为当VS的电压较高时，如果高压DMOS在输入信号的整个高电平时间内都导通，会造成功 耗过大，一方面是供电条件不允许，另一方面也很可能造成电路过热烧毁。目前应用于高压集成电路的脉冲发生电路包括上升沿脉冲发生电路和下降沿脉 冲发生电路，如图1所示，为了方便说明脉冲发生电路的工作原理，图1中还包含了后续的 电平转换电路所述上升沿脉冲发生电路101由低压侧电源供电，所述低压侧电源的正端为VCC、 负端为GND，输入信号VIN连接非门104的输入，所述非门104的输出端接PMOS管106、NM0S 管105的栅极、非门108的输入端；所述PMOS管106的衬底与源极相连并接到VCC，所述 NMOS管105的衬底与源极相连并接到GND，PMOS管106与NMOS管105的漏极相连并接到 电容107的一端和非门109的输入端；所述电容107的另一端与GND相连，所述非门108的 输出端、非门109的输出端分别连接与非门110的两输入端；所述与非门110的输出端同非 门111的输入端相连；所述下降沿脉冲发生电路102由低压侧电源供电，输入信号VIN经过所述非门 104、非门108后进入PMOS管114、NM0S管113的栅极、非门118的输入端；所述PMOS管114 的衬底与源极相连并接到VCC，所述NMOS管113的衬底与源极相连并接到GND，PMOS管114 与NMOS管113的漏极相连并接到电容115的一端和非门116的输入端；所述电容115的另 一端与GND相连，所述非门118的输出端、非门116的输出端分别连接与非门117的两输入 端；所述与非门117的输出端同非门119的输入端相连。所述电平转换电路由高压DMOS管112、高压DMOS管120和高压区电路103组成； 所述非门111的输出端与所述高压DMOS管112的栅极相连，高压DMOS管112的衬底和源 极相连接GND、漏极进入高压区103 ；所述非门119的输出端与所述高压DMOS管120的栅极 相连，高压DMOS管120的衬底和源极相连接GND、漏极进入高压区103 ；所述高压区103由 高压电源供电，所述高压电源的正端为VB、负端为VS ；电阻121的一端与所述高压DMOS管112的漏极、二极管122的阴极、非门123的输入端相连；所述电阻121的另一端与VB相连， 所述二极管122的阳极与VS相连，所述非门123的输出记为0N_0UT ；电阻124的一端与所 述高压DMOS管120的漏极、二极管125的阴极、非门126的输入端相连；所述电阻124的另 一端与VB相连，所述二极管125的阳极与VS相连，所述非门126的输出记为0FF_0UT。图1所示的脉冲发生电路及其后续电平转换电路的工作方式为(1)当VIN开始变为高电平，上升沿到来，经过所述非门104的输出端产生迅速下 降的下降沿；①这时所述PMOS管106导通而所述NMOS管105截止，由于电容107的存在，可在 V202得到相对缓慢的上升沿，可在V204得到下降沿滞后于VIN的上升沿数百纳秒的低电 平，记这段时间为PLUSE_0N;而所述V201迅速下降的下降沿也同时进入所述非门108，并在 V203处得到几乎与VIN同步的高电平；V203和V204的信号经过所述与非门110后的输出 V205，会在PLUSE_0N时间内产生低电平，其余时间为高电平；V205的信号经过所述非门111 后，得到持续时间为PLUSE_0N的高电平脉冲，使所述高压DMOS管112在PLUSE_0N时间内 导通，从而在V207产生相对于高压侧电源的低电平脉冲，经过所述非门123后，就在0N_0UT 产生相对于高压侧电源的高电平脉冲。②V203处得到几乎与VIN同步的高电平使所述PMOS管114截止而所述NMOS管 113导通，虽然有电容115的存在，仍可在V109得到迅速的下降沿，可在V210得到上升沿 几乎和VIN的上升沿同步的高电平；而所述V203迅速上升的上升沿也同时进入所述非门 118，并在V208处得到几乎与VIN同步的低电平；V210和V208的信号经过所述与非门117 后，在V211得到的是持续的高电平，再经过所述非门119，在V212得到持续的低电平，从而 使所述高压DMOS管120在VIN的上升沿以及高电平的持续时间内都保持截止状态，V213持 续为相对于高压侧电源的高电平，经过所述非门126后，0FF_0UT的输出为相对于高压侧电 源的持续低电平。(2)当VIN开始变为低电平，下升沿到来，经过所述非门104，V201产生迅速上升 的上升沿；①这时所述PMOS管106截止而所述NMOS管105导通，虽然有电容107的存在，仍 可在V202得到迅速的下降沿，可在V204得到上升沿几乎和VIN的下降沿同步的高电平；而 所述V201迅速上升的上升沿也同时进入所述非门108，并在V203处得到几乎与VIN同步的 低电平；V203和V204的信号经过所述与非门110后，在V205得到的是持续的高电平，再经 过所述非门111，在V206得到持续的低电平，从而使所述高压DMOS管112在VIN的下降沿 以及低电平的持续时间内都保持截止状态，V207持续为相对于高压侧电源的高电平，经过 所述非门123后，0N_0UT的输出为相对于高压侧电源的持续低电平。②V203处得到几乎与VIN同步的低电平使所述PMOS管114导通而所述NMOS管 113截止，由于电容115的存在，可在V209得到相对缓慢的上升沿，可在V210得到下降沿滞 后于VIN的下降沿数百纳秒的低电平，记这段时间为PLUSE_0FF ；而所述V203迅速下降的 下降沿也同时进入所述非门118，并在V208处得到几乎与VIN同步的高电平；V208和V209 的信号经过所述与非门117后的输出V211，会在PLUSE_0FF时间内产生低电平，其余时间为 高电平；V211的信号经过所述非门119后，得到持续时间为PLUSE_0FF的高电平脉冲，使所 述高压DMOS管120在PLUSE_0FF时间内导通，从而在V213产生相对于高压侧电源的低电平脉冲，经过所述非门126后，就在0FF_0UT产生相对于高压侧电源的高电平脉冲。所描述的信号从VIN传送到0N_0UT的波形变化如图2所示，信号从VIN传送到 0FF_0UT的波形变化如图3所示。从上面的分析可见，目前流行的脉冲发生电路起作用的关键是脉冲到达高压DMOS 的栅极时，能够使高压DMOS导通并在高压岛内的非门输入端产生相对于高压侧电源的低 电平。对于VS在对GND在OV 600V变化的场合，是可以做到这一点的。但我们在应用过 程中发现，在某些场合，当VIN的上升沿到来的时候，VS的值不在OV以上，而会从一个小于 0(最小可达-25V左右)的值逐渐上升。这时就可能出现虽然脉冲已经到达高压DMOS管， 高压DMOS也已经导通，但是高压岛内的非门输入端无法得到低电平的情况。图4和图5描述了上述情况。VBS保持在15V，VS与GND(即高压DMOS的SOURCE) 的压差VSG有可能大于0，也有可能小于0。图4表示的是当VSG彡0时的情况高压DMOS的栅极GATE (V206)产生高电平脉冲信号时(通常为15V)，高压DMOS的 漏极DRAIN(V207)电压从VB下降VTH，只要使得VTH低于后续非门123的低电平阈值(该 阈值一般设计为低于VB与VS的中间值)，即可将高压DMOS的栅极脉冲信号V206传进高压 区内。图5表示的是VSG < 0时的情况高压DMOS的栅极GATE (V206)产生高电平脉冲时，高压DMOS的漏极DRAIN(V207) 电压从VB下降VTH，但如图5所示，此时的VTH最低也不能低于VB与SOURCE (GND)的电压 差，当VS低于某临界值VMIN时，VTH就很可能达不到后续非门123的低电平阈值，导致高 压DMOS的栅极脉冲信号V206无法传进高压区内。
发明内容
本发明旨在解决现有技术的不足，提供一种用于高压集成电路的脉冲发生电路， 该电路可以确保在高压集成电路的高压侧电源负端VS小于零的场合，低压区信号也能够 传送至高压区，从而提高高压集成电路的可靠性。用于高压集成电路的脉冲发生电路，包括上升沿脉冲发生电路、上升沿VS电压检 测电路、下降沿脉冲发生电路、电平转换电路输入信号VIN连接非门4的输入，所述非门的 输出连接上升沿脉冲发生电路；所述上升沿脉冲发生电路由低压侧电源进行供电，所述低 压侧电源的正端为VCC、负端为GND，上升沿脉冲发生电路的输出端一连接下降沿脉冲发生 电路，上升沿脉冲发生电路的输出端二连接上升沿VS电压检测电路；所述上升沿VS电压检 测电路由低压侧电源进行供电，并且与高压侧电源的负端VS相连，上升沿VS电压检测电路 的输出端连接电平转换电路；所述下降沿脉冲发生电路由低压侧电源进行供电，其输出端 连接电平转换电路。其中所述上升沿脉冲发生电路在输入信号VIN的上升沿产生一个脉冲PLUSE_0N ；所述上升沿VS电压检测电路当VS的电压低于VMIN时，所述上升沿VS电压检测 电路每经过TPL时间间隔，就会向后续电平转换电路传送与PLUSE_0N脉冲宽度相同的新脉 冲信号，直到VS高于某临界值VMIN ；当VS的电压高于VMIN时，所述上升沿VS电压检测电路对后续电平转换电路的工作不产生影响；所述VMIN是一个临界值，VMIN可以通过以下公式确定VMIN = VINV-VBS+0. 5其中，VINV为非门723和非门726的低电平阈值电压，VBS是高压侧电源正端VB 与负端VS的电压差。VMIN通常是一个负值。所述下降沿脉冲发生电路602在输入信号VIN的下升沿产生一个脉冲PLUSE_ OFF ；一般来说，所述输入信号VIN的宽度为10μS量级，而产生的脉冲PLUSE_0N和 PLUSE_0FF的宽度为IOOns量级；所述电平转换电路将低压区的信号传向高压区。本发明提出的用于高压集成电路的脉冲发生电路可以确保在高压集成电路的高 压侧电源负端VS小于零的场合，低压区信号也能够传送至高压区，从而提高高压集成电路 的可靠性。
图1传统的脉冲发生电路图2传统的脉冲发生电路信号从VIN传送到0N_0UT的波形变化图2传统的脉冲发生路信号从VIN传送到0FFN_0UT的波形变化图4传统的脉冲发生电路中，VSG彡0时的情况图5传统的脉冲发生电路中，VSG < 0时的情况图6本发明的新型脉冲发生电路图7本发明的新型脉冲发生电路具体实施例图8本发明的新型脉冲发生路信号从VIN传送到高压区的波形变化
具体实施例以下结合附图7对本发明内容进一步说明。附图7是附图6的具体实施例中的一种。用于高压集成电路的脉冲发生电路，包括上升沿脉冲发生电路601、上升沿VS检 测电路600，下降沿脉冲发生电路602、电平转换电路604 所述上升沿脉冲发生电路601由低压侧电源供电，所述低压侧电源的正端为VCC、 负端为GND，输入信号VIN连接非门704的输入，所述非门704的输出端接PMOS管706、NM0S 管705的栅极、非门708的输入端；所述PMOS管706的衬底与源极相连并接到VCC，所述 NMOS管705的衬底与源极相连并接到GND，PMOS管706与NMOS管705的漏极相连并接到 电容707的一端和非门709的输入端；所述电容707的另一端与GND相连，所述非门708的 输出端、非门709的输出端分别连接与非门710的两输入端；所述与非门710的输出端同非 门711的输入端相连；所述下降沿脉冲发生电路)602由低压侧电源供电，输入信号VIN经过所述非门 704、非门708后进入PMOS管714,NMOS管713的栅极、非门718的输入端；所述PMOS管714 的衬底与源极相连并接到VCC，所述NMOS管113的衬底与源极相连并接到GND，PM0S管714与NMOS管713的漏极相连并接到电容715的一端和非门716的输入端；所述电容715的另 一端与GND相连，所述非门718的输出端、非门716的输出端分别连接与非门717的两输入 端；所述与非门717的输出端同非门719的输入端相连。所述上升沿VS检测电路600由低压电源供电，所述非门711的输出端同时连接或 非门727和或非门729的一端，所述或非门727和所述或非门729的另一端同时连接延时 电路734的输出端；所述或非门727的输出端和非门728的输入端相连；所述或非门729的 输出端和非门730的输入端相连，所述非门730的输出端与高压DMOS 731的栅极相连，所 述高压DM0S731的衬底接地，源极接到电阻732的一端和电压比较器733的负端，所述电阻 732的另一端与所述电压比较器733的正端相连并接到VMIN ；电压比较器733的输出端接 到所述延时电路734的输入端；所述电平转换电路由高压DMOS管712、高压DMOS管720和高压区电路703组成； 所述非门728的输出端与所述高压DMOS管712的栅极相连，高压DMOS管712的衬底和源 极相连接GND、漏极进入高压区603 ；所述非门719的输出端与所述高压DMOS管720的栅极 相连，高压DMOS管720的衬底和源极相连接GND、漏极进入高压区603 ；所述高压区603由 高压电源供电，所述高压电源的正端为VB、负端为VS ；电阻721的一端与所述高压DMOS管 712的漏极、二极管722的阴极、非门723的输入端相连；所述电阻721的另一端与VB相连， 所述二极管722的阳极与VS相连，所述非门723的输出记为0N_0UT ；电阻724的一端与所 述高压DMOS管720的栅极、二极管725的阴极、非门726的输入端相连；所述电阻724的另 一端与VB相连，所述二极管725的阳极与VS相连，所述非门726的输出记为0FF_0UT。关于上升沿、下降沿脉冲发生电路和电平转换电路的工作原理在背景技术中已经 阐述，本处重点说明上升VS电压检测电路的工作原理当上升沿脉冲发生电路602产生高脉冲信号PLUSE_0N(即V814有一个高脉冲)， 设计或非门727和或非门729尺寸一致，则无论V716点的电压如何，都可使或非门727和 或非门729的输出同时产生低脉冲，设计非门728和非门730尺寸一致，可使非门728和非 门730的输出同时产生高脉冲，从而使高压DMOS管712和高压DMOS管731导通情况1、当VS的电压高于VMIN时高压DMOS管712的导通使低压区的脉冲信号 传到高压区(这一点前面已经说明)；此时上升沿VS检测电路的存在对后续电平转换电路 不产生影响，原理如下高压DMOS管731的导通使电流从VS流向VMIN，从而使电压比较器 733负端的电压高于正端，电压比较器733的输出为低电平，经过延时电路734延时TPL时 间后，在延时电路734的输出端输出低电平，由于V814在高脉冲过后也为低电平，所以或非 门727和或非门729的输出同时为高电平、非门728和非门730的输出同时为低电平；高压 DMOS管712和高压DMOS管731保持截至。情况2、当VS的电压低于VMIN时高压DMOS管712导通后在V807处产生的压降 VTHl不能使低压区的脉冲信号传到高压区(这一点前面已经说明)，由于上升沿VS检测电 路的存在，只要VS低于VMIN，则每经过TPL时间，就会产生新的高脉冲信号PLUSE_0N，直到 VS高于VMIN，原理如下高压DMOS管731的导通使电流从VMIN流向VS，从而使电压比较 器733正端的电压高于负端，电压比较器733的输出为高电平，经过延时电路734延时TPL 后，在延时电路的输出端输出高电平，所以或非门727和或非门729的输出同时为低电平、 非门728和非门730的输出同时为高电平；高压DMOS管714和高压DMOS管731经过TPL后再次导通，在V807处产生的压降VTH2，如果此时的VS已经上升到VMIN以上，则低压区的 脉冲信号可以传到高压区，而上升沿VS检测电路则进入所述情况1的工作过程，图8的波 形描述了这个过程。
权利要求
用于高压集成电路的脉冲发生电路，其特征在于包括上升沿脉冲发生电路、上升沿VS电压检测电路、下降沿脉冲发生电路、电平转换电路输入信号VIN连接非门的输入，所述非门的输出连接上升沿脉冲发生电路；所述上升沿脉冲发生电路由低压侧电源进行供电，所述低压侧电源的正端为VCC、负端为GND，上升沿脉冲发生电路的输出端一连接下降沿脉冲发生电路，上升沿脉冲发生电路的输出端二连接上升沿VS电压检测电路；所述上升沿VS电压检测电路由低压侧电源进行供电，并且与高压侧电源的负端VS相连，上升沿VS电压检测电路的输出端连接电平转换电路；所述下降沿脉冲发生电路由低压侧电源进行供电，其输出端连接电平转换电路。
2.如权利要求1所述脉冲发生电路，其特征在于所述上升沿脉冲发生电路在输入信号VIN的上升沿产生一个脉冲PLUSE_0N ； 所述上升沿VS电压检测电路当VS的电压低于VMIN时，所述上升沿VS电压检测电路 每经过TPL时间间隔，就会向后续电平转换电路传送与PLUSE_0N脉冲宽度相同的新脉冲信 号，直到VS高于某临界值VMIN ；当VS的电压高于VMIN时，所述上升沿VS电压检测电路对 后续电平转换电路的工作不产生影响；所述下降沿脉冲发生电路在输入信号VIN的下升沿产生一个脉冲PLUSE_0FF ； 所述电平转换电路将低压区的信号传向高压区。
全文摘要
用于高压集成电路的脉冲发生电路，包括上升沿脉冲发生电路、上升沿VS电压检测电路、下降沿脉冲发生电路、电平转换电路输入信号VIN连接非门的输入，非门输出连接上升沿脉冲发生电路；上升沿脉冲发生电路由低压侧电源进行供电，上升沿脉冲发生电路输出端一连接下降沿脉冲发生电路，上升沿脉冲发生电路输出端二连接上升沿VS电压检测电路；上升沿VS电压检测电路由低压侧电源进行供电，并且与高压侧电源负端相连，上升沿VS电压检测电路输出端连接电平转换电路；下降沿脉冲发生电路由低压侧电源进行供电，其输出端连接电平转换电路。该脉冲发生电路可以确保在高压集成电路的高压侧电源负端小于零的场合，低压区信号也能够传送至高压区。
文档编号H03K19/0175GK101969304SQ20101027728
公开日2011年2月9日 申请日期2010年9月9日 优先权日2010年9月9日
发明者冯宇翔, 吴美飞 申请人:杭州士兰微电子股份有限公司