专利名称：自适应数字锁相环的制作方法
技术领域：
本发明总体上涉及数字锁相环电路，尤其涉及环路带宽控制方法和电路。
在附图中通过示例而非限制的方式示出了本发明的实施方式，其中，类似的参考 标记指代类似的元素。图IA是根据一些实施方式的具有自适应带宽的数字锁相环(DPLL)的图示。图IB是根据一些实施方式示出了用于控制诸如图IA所示的DPLL中的带宽的例 程的流程图。图2是根据一些实施方式的用于诸如图1所示的DPLL这样的DPLL的带宽控制和 滤波器模块的图示。图3是示出了适用于与图2的BW控制单元一起使用的、示例性带宽(BW)控制值 [C]水平与相位误差(PE)的关系的图形。图4是示出了具有图1和图2中的BW控制单元和滤波器的DPLL的期望抖动的图形。图5A是示出了具有不同BW实现的DPLL的仿真抖动和有效带宽的表格。图5B是示出了具有不同BW实现的测试芯片DPLL的抖动和有效带宽的表格。
具体实施例方式许多现代的PLL(锁相环)电路采用模拟PLL来实现，模拟PLL对制造工艺敏感， 尤其是具有涉及更小晶体管部件的工艺的制造工艺。因此，数字PLL(所有和/或部分为数 字)正得到更广泛的使用。然而，令人遗憾的是，诸如数字相位频率检测器(DPFD)和数控 振荡器(DCO)这样的数字PLL功能单元具有其自身的缺点，例如它们将量化噪声引入到环 路中。这些和其他的噪声源会恶化输出时钟的相位噪声和抖动性能。本文公开了用于解决这些问题的方法。在一些实施方式中，数字PLL与动态可控 滤波器一起使用，以便响应于诸如相位误差这样的一个或多个实时性能参数来改变有效 DPLL带宽。当不需要高带宽时，可控制其处于相对低的水平，从而降低输出时钟的抖动。另 一方面，当需要高带宽时，例如当环路中的相位误差高时，可控制滤波器来提供相对高的环 路带宽以使得该环路更能响应于跟踪参考时钟。图IA示出了数字(在该实例中为全数字的)锁相环100的一个示例。DPLL 100 包括数字相位频率检测器(PFD) 110、数字滤波器120、用于数字滤波器120的滤波器控制模 块130、数控振荡器140以及分频器(divider) 150。通过主动地将反馈时钟的相位和频率固定到参考时钟，DPLL 100提供了稳定的输 出时钟。DCO 140产生离散的输出频率集。对于来自DCO 140的每N个时钟周期，1/N分频 器150产生一个反馈时钟周期。如果反馈时钟的相位偏离了参考时钟的相位，则PFD 110 将产生正比于相位误差的量化输出(一个或多个比特的数字值，取决于环路和/或PFD中所使用的比特分辨率)。然后，PFD 110的输出经由数字滤波器120对DCO 140的频率进行 校正。为了使用有效的拉普拉斯域线性模型，DPLL可使用线性化技术，诸如参考时钟颤 动(dithering)或Σ -Δ (sigma-delta)调制。通过使用这种线性化技术，数字滤波器120 可使用M个可调滤波器系数(&、&、…、Km)的组合来实现稳定零点和适当布置的极点。与 PFD 110的增益和DCO 140的增益一起，这些滤波器系数将通常确定DPLL 100的开环特性 和闭环特性。通常，重要的闭环特性包括带宽和抖动尖峰。然而，即使DPLL 100已经被线 性化，量化噪声仍可能存在于DPLL 100环路中，并且通过数字滤波器120馈送的噪声恶化 了 DCO 140的相位噪声和抖动。另外参考图1B，其示出了用于通过使用滤波器控制单元120来控制滤波器130的 方法。在131处，控制单元识别环路中的(在数字反馈与参考时钟信号之间的)相位误差。 可从滤波器120获取PE信息，滤波器120可与控制单元130共享滤波器120的内部状态 信息(诸如频率和相位误差)。可替换地，控制单元130可从PFD或者DPLL中的一些其他 适当的源获取PE数据。它可以识别已经被处理的、可由控制单元130使用的值，或者它可 以处理数据本身以识别适当的PE值。(注意，本文所使用的PE涵盖相位误差、频率误差和 /或其他参数，以及这些参数的任意适当的组合，这些参数指示了在使输出时钟跟踪参考时 钟时的PLL误差。)在132处，控制单元130确定是否PE是高的。考虑到一种或各种不同的因素，可以 以任何适当的方式来进行该确定。例如，可以使用以数字逻辑实现的静态或动态衡量。如 果确定PE不高，则在134处，控制单元130控制滤波器120以提供相对低的BW。控制单元 130根据PE来调整或保持参数(K”K2、…、ΚΜ)，以控制DPLL环路带宽(Bff) (i)足够高，结 合环路中平均的期望(或观察到的)噪声水平来提供足够精确的跟踪；以及(ii)足够小， 使得DPLL不导致过多的抖动同时保持抖动尖峰。另一方面，在132处，如果确定PE是高的，则在133处，控制单元130控制滤波器 提供相对高的环路BW，并且例程返回131处以再次识别PE值。这样，在瞬时高的频率和/ 或相位误差水平的情况下，控制单元130通过设置更高的环路带宽而保持了稳定性。由于 滤波器120的数字特性，所以能够以高达滤波器的采样(或时钟)频率的速度来动态地改 变带宽。图2示出了适于在图1的DPLL环路中使用的示例性滤波器控制单元230和滤波 器220。控制单元230包括用于识别(计算、估计、接收和/或类似操作)当前PE值的相位 解释器231以及系数控制模块232至234。相位解释器231识别环路中的相位误差(PE)， 而系数控制模块更新要改变的K个系数，如特定设计所规定的那样。如图所示的配置，滤波 器220包括算法逻辑模块221至2 (积分器、乘法器、加法器等)，以根据下面呈现的方程 式来实现滤波器。滤波器使用环路内线性化技术，并用五个滤波器系数[Kp K2, K3、K4、K5]来表征。 (当然，可以使用任何适合的滤波器配置。本领域技术人员将意识到，存在着在该环境中能 够满足要求的许多不同的滤波器设计组合，例如或多或少的系数、极点/零点组合等，以提 供足够的、动态可调的环路带宽，并且同时不会引起不稳定性。)该DPLL 220的开环系统响应可由下面的方程式来描述
权利要求
1.一种芯片，包括具有动态可控滤波器的DPLL，所述动态可控滤波器用于当PLL工作时改变环路带宽， 以在识别到所述环路中的显著增加的相位误差时增加所述带宽。
2.根据权利要求1所述的芯片，其中，所述DPLL是全数字PLL。
3.根据权利要求1所述的芯片，其中，所述滤波器采用环路内线性化技术。
4.根据权利要求3所述的芯片，其中，所述滤波器是由五个或更多个系数所表征的数 字滤波器。
5.根据权利要求4所述的芯片，其中，所述系数中的三个或更多个系数是可控可变的。
6.根据权利要求5所述的芯片，其包括耦合到所述自适应滤波器的滤波器控制单元， 以控制所述可控可变的滤波器系数来控制DPLL带宽。
7.根据权利要求6所述的芯片，其中，所述滤波器控制单元动态地调整所述可控可调 的系数，使得所述环路带宽处于适当低的水平以保持低抖动，但又足够高以为标称相位噪 声状况提供足够的响应。
8.根据权利要求1所述的芯片，其中，所述滤波器具有至少是所述滤波器中的主零点 的九倍的主极点。
9.根据权利要求1所述的芯片，其包括滤波器控制单元，以通过控制所述动态可控滤 波器来控制环路带宽，所述控制单元具有相位解释器来识别相位误差。
10.根据权利要求9所述的芯片，其中，所述相位解释器通过对从所述滤波器获得的原 始相位误差值进行缩放来计算所述相位误差。
11.根据权利要求9所述的芯片，其中，所述控制单元使用阶跃函数来响应于所识别的 相位误差的改变来控制环路带宽。
12.根据权利要求9所述的芯片，其中，所述控制单元响应于相位误差的间歇性增加来 控制所述BW增加，并然后回到正常的低水平。
13.根据权利要求1所述的芯片，其中，所述滤波器是由两个或更多个系数所表征的数 字滤波器。
14.一种方法，包括在具有由控制单元控制的滤波器的数字锁相环(DPLL)的所述控制单元中，识别所述 DPLL中的相位误差；如果所述相位误差太高，则控制所述滤波器以使所述DPLL具有高的带宽；以及如果所述相位误差不太高，则控制所述滤波器以使所述DPLL具有较低的带宽。
15.根据权利要求14所述的方法，其中，识别相位误差包括根据来自所述滤波器的数 据计算相位误差。
16.根据权利要求14所述的方法，其中，控制所述滤波器以获得高的带宽包括调整所 述滤波器的系数以提供正比于所述相位误差的带宽水平。
17.根据权利要求14所述的方法，其中，控制所述滤波器包括在所述控制单元中使用 算法逻辑计算来更新滤波器系数。
18.一种计算系统，包括具有至少一个数字锁相环(DPLL)的处理器芯片，该处理器芯片包括可调可控数字滤波器；以及控制单元，用于通过控制所述滤波器来控制所述DPLL的带宽，所述控制单元控制所述 带宽通常处于足够低的水平以获得可接受的低抖动，以及响应于显著的相位误差增加而临 时处于较高的水平。
19.根据权利要求17所述的系统，其中，该系统包括用于将信息显示给用户的显示器。
20.根据权利要求19所述的系统，其中，所述处理器和显示器是便携式无线设备的一 部分。
21.根据权利要求18所述的系统，其中，所述滤波器可由四个或更多个系数来表征，其 中，所述系数中的至少两个系数由所述控制单元动态地控制。
全文摘要
一种自适应数字锁相环(DPLL)。在一些实施方式中，公开了具有动态可控滤波器的数字PLL，该动态可控滤波器用于响应于诸如相位误差之类的一个或多个实时性能参数来改变有效DPLL带宽。
文档编号H03L7/08GK102104377SQ20101059969
公开日2011年6月22日 申请日期2010年12月17日 优先权日2009年12月17日
发明者H-J·李, N·J·奥古斯特 申请人:英特尔公司