一种用于全数字锁相环的低功耗鉴相器的制造方法
【专利摘要】本发明属微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。本发明对传统鉴相器进行了改进，其中累加型计数器的输出为各个参考时钟周期内原传统的计数器输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型计数器可直接由DCO的输出信号驱动；交换了时间-数码转换器的输出在数字鉴相器中的运算顺序，使整个鉴相器的运算步骤减少，从而降低了鉴相器结构的功耗，并使电路结构更加简单，易于实现。本发明所述鉴相器适用于全数字锁相环的电路设计，具有重要的实用价值。
【专利说明】—种用于全数字锁相环的低功耗鉴相器
【技术领域】
[0001]本发明属于微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。
【背景技术】
[0002]锁相环结构(PLL)在无线通信与数字电路时钟恢复领域的应用越来越广泛，传统的PLL电路由全定制(模拟/射频电路)而成，电路的性能受PVT(工艺，电源电压，温度)的影响比较大；而另一方面，几十纳米级的CMOS技术给数字电路带来了巨大的恩惠，但对于模拟/射频电路来说却无大的益处，因为模拟/射频电路中的无源部分(电容，电感等)并没有随工艺按比例缩小，同时工艺的发展使电源电压降低，对于模拟/射频的电路的设计提出了更高的要求。在上述形势下，一种基于数字IC设计方法的锁相环ADPLL(ADPLL，A11Digital Phase Locked Loop)应运而生；所述数字锁相环ADPLL的主要优点就在于受工艺的影响较小，易于与其他数字电路集成，面积小，并能充分从集成电路的工艺按比例缩小中收益；所述ADPLL用数字的鉴相器，滤波器等代替传统模拟锁相环的电荷泵，低通滤波器结构。在ADPLL中，频率控制字(FCW)为若干位的数字信号，代表期望的输出频率与输入参考信号频率之间的倍数关系，数字控制振荡器(DCO)输出的正弦信号经过计数器(COUNTER)与时间-数码转换器(TDC)之后转换为数码，上述数码表示当前DCO的输出频率与参考频率之间的倍数关系，在数字鉴相器中得到FCW与TDC，COUNTER输出的差值，再将这一差值累加，累加得到的数码表示期望的输出信号与当前DCO输出信号之间相位的差值，最终所述差值再经过低通滤波处理之后去控制DCO的输出频率，形成了一个环路(ADPLL的简易原理框图如图1所示)。
[0003]但所述ADPLL用数字的鉴相器中的运算是几十bit数码的加减运算，因此有着比较高的功耗；目前，迫切需要一种应用于全数字锁相环的、全新的、低功耗的数字鉴相器结构。
【发明内容】
[0004]本发明的目的在于克服现有技术的缺陷和不足，提供一种用于全数字锁相环的低功耗鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。
[0005]本发明对传统鉴相器进行了改进，所述传统鉴相器的鉴相原理为:
[0006]
【权利要求】
1.一种用于全数字锁相环的低功耗鉴相器，其特征在于，包括:累加型计数器和时间-数码转换器，其中的累加型的计数器，直接得到，同时，在电路实现时将
2.按权利要求1所述的用于全数字锁相环的低功耗鉴相器，其特征在于，其中的累加型计数器的输出为各个参考时钟周期内的计数器输出码值累加的结果，累加型计数器直接由数字控制振荡器的输出信号驱动。
3.按权利要求1所述的用于全数字锁相环的低功耗鉴相器，其特征在于，其中的时间-数码转换器的输出在鉴相器中直接与鉴相器的其他输入信号相加。
【文档编号】H03L7/08GK103633998SQ201210311259
【公开日】2014年3月12日 申请日期:2012年8月28日 优先权日:2012年8月28日
【发明者】李巍, 刘鹏飞, 牛杨杨, 李宁 申请人:复旦大学