流水线模数转换器的制造方法
【专利摘要】本发明公开了一种流水线模数转换器，包括：第一至第四级流水线，第一级流水线用于对模拟输入信号进行采样保持并转换为第一级3位流水线输出数据，并且根据第一级3位流水线输出数据生成余量电压，以及第二至第四级流水线根据上一级的余量电压依次输出第二级至第四级3位流水线输出数据和生成对应的余量电压；全并行子模数转换器，用于根据第四级的余量电压输出4位输出数据；时钟对齐与数字校正电路，用于根据每级3位流水线输出数据和4位输出数据进行时钟对齐与数字校正，实现12位数字输出。本发明实施例的模数转换器提高了转换精度，减小了转换时间，同时兼顾速度、精度、功耗、面积要求，结构简单，更好地满足用户的使用要求。
【专利说明】流水线模数转换器
【技术领域】
[0001] 本发明设及集成电路【技术领域】，特别设及一种流水线模数转换器。
【背景技术】
[0002] 在目前的混合信号系统中，模数转换器的性能往往是限制整个系统性能的瓶颈， 高性能的模数转换器在通信基站、雷达、宽带无线等方面有着广泛的应用。由于在速度和精 度方面有着非常好的平衡，流水线模数转换器在高速高精度应用环境下成为首选。
[0003] 相关技术中，传统流水线模数转换器的基本思想是把电路分为N级，每级转换处 理完当前数据后输出给下一级处理，同时本级开始处理下一个数据，所有流水线级的输出 合在一起成为最终的输出。举例而言，如图1所示，模拟输入信号首先进入前端采样保持放 大电路N0,模拟输入信号变为采样信号，第一级流水线N1处理某一个时刻的采样信号时其 模拟输入信号保持恒定。其中，在每一级流水线中，信号先经过子模数转换器如子模数转换 器a换为一定比特的数字输出，然后再将数字输出通过子数模转换器如子数模转换器b转 换为模拟信号，本级的输入信号减去子数模转换器的输出，得到的余差经过放大后进入下 一级流水线。
[0004] 然而，传统流水线模数转换器中，前端采样保持放大电路消耗了大量的面积和功 耗，同时也会引入失真。另外，在高速高精度的情况下，前端采样保持放大电路里面的运算 放大器指标变得非常苛刻，运算放大器设计难度大，无法很好地满足用户的使用要求，有待 改进。
【发明内容】
[0005] 本发明旨在至少在一定程度上解决上述相关技术中的技术问题之一。
[0006] 为此，本发明的目的在于提出一种不但结构简单，而且能够提高转换精度的流水 线模数转换器。
[0007] 为达到上述目的，本发明实施例提出了一种流水线模数转换器，包括：第一至第四 级流水线，所述第一至第四级流水线依次相连，第一级流水线用于对模拟输入信号进行采 样保持并转换为第一级3位流水线输出数据，并且根据所述第一级3位流水线输出数据生 成余量电压，W及第二至第四级流水线根据上一级的余量电压依次输出第二级至第四级3 位流水线输出数据和生成对应的余量电压；全并行子模数转换器，所述全并行子模数转换 器与第四级流水线相连，用于根据第四级流水线的余量电压输出4位输出数据；W及时钟 对齐与数字校正电路，所述时钟对齐与数字校正电路分别与所述第一至第四级流水线和所 述全并行子模数转换器相连，用于根据每级3位流水线输出数据和4位输出数据进行时钟 对齐与数字校正，实现12位数字输出。
[000引根据本发明实施例提出的流水线模数转换器，通过第一至第四级流水线与全并行 子模数转换器依次相连，每级流水线得到3位流水线数字输出数据，和最后一级输出的4 位输出数据一起通过时钟对齐与数字校正电路进行时钟对齐与数字校正处理，实现最后的 12位数字输出，提高转换精度，减小转换时间，同时兼顾速度、精度、功耗、面积要求，结构简 单，更好地满足用户的使用要求。
[0009] 另外，根据本发明上述实施例的流水线模数转换器还可W具有如下附加的技术特 征：
[0010] 在本发明的一个实施例中，每级流水线均包括；子模数转换器，用于根据所述模拟 输入信号或所述上一级余量电压生成所述每级3位流水线输出数据；数字控制单元，用于 输出所述每级3位流水线输出数据，并根据所述每级3位流水线输出数据通过时序触发控 制生成开关控制信号；余量增益单元，用于根据所述模拟输入信号和所述开关控制信号生 成所述对应的余量电压。
[0011] 进一步地，在本发明的一个实施例中，所述子模数转换器包括；多个输入开关；采 样网络，用于对所述模拟输入信号或上一级余量电压进行采样，并输出所述模拟输入信号 或上一级余量电压的采样值，其中，所述采样网络包括多个采样电容，所述多个采样电容与 所述多个输入开关一一对应相连；比较器阵列，所述比较器整列与所述采样网络相连，用于 根据所述采样值输出所述每级3位流水线输出数据，其中，所述比较器阵列包括多个比较 器。
[0012] 进一步地，在本发明的一个实施例中，第二级流水线与所述第四级流水线的数字 控制单元由所述时序的时钟相口W控制，所述第一级流水线与第=级流水线的数字控制单 元由所述时序的时钟相Ad控制。
[001引进一步地，在本发明的一个实施例中，所述时钟相拖上升沿比采样相巧上升沿提 前一个数字控制单元的延时，下降沿与所述采样相巧下降沿同时；所述时钟相扔上升沿比 放大相&上升沿提前一个数字控制单元的延时，下降沿与所述放大相口2下降沿同时。
[0014] 进一步地，在本发明的一个实施例中，所述模拟输入信号到达所述第一级流水线 的子模数转换器和余量增益单元各自的采样电容的延时相同。
[0015] 优选地，在本发明的一个实施例中，所述第一级流水线的多个输入开关为改进的 栅压自举开关。
[0016] 本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变 得明显，或通过本发明的实践了解到。
【专利附图】
【附图说明】
[0017] 本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变 得明显和容易理解，其中：
[0018] 图1为传统流水线模数转换器的结构示意图；
[0019] 图2为传统流水线模数转换器内流水线级的结构示意图；
[0020] 图3为传统流水线模数转换器的工作时序示意图；
[0021] 图4为根据本发明一个实施例的流水线模数转换器的结构和其工作时序示意图；
[0022] 图5为根据本发明一个实施例的流水线模数转换器第一级和第=级流水线的结 构示意图；
[0023] 图6为根据本发明一个实施例的流水线模数转换器第二级和第四级流水线的结 构示意图；
[0024] 图7为根据本发明一个具体实施例的流水线模数转换器的工作时序示意图；
[0025] 图8为根据本发明一个实施例的工作时序产生电路的结构示意图拟及
[0026] 图9为根据本发明一个实施例的改进的栅压自举开关的结构示意图。
【具体实施方式】
[0027] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
[002引此外，术语"第一"、"第二"仅用于描述目的，而不能理解为指示或暗示相对重要性 或者隐含指明所指示的技术特征的数量。由此，限定有"第一"、"第二"的特征可W明示或 者隐含地包括一个或者更多个该特征。在本发明的描述中，"多个"的含义是两个或两个W 上，除非另有明确具体的限定。
[0029] 在本发明中，除非另有明确的规定和限定，术语"安装"、"相连"、"连接"、"固定"等 术语应做广义理解，例如，可W是固定连接，也可W是可拆卸连接，或一体地连接；可W是机 械连接，也可W是电连接；可W是直接相连，也可W通过中间媒介间接相连，可W是两个元 件内部的连通。对于本领域的普通技术人员而言，可W根据具体情况理解上述术语在本发 明中的具体含义。
[0030] 在本发明中，除非另有明确的规定和限定，第一特征在第二特征之"上"或之"下" 可W包括第一和第二特征直接接触，也可W包括第一和第二特征不是直接接触而是通过它 们之间的另外的特征接触。而且，第一特征在第二特征"之上"、"上方"和"上面"包括第一 特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征 在第二特征"之下"、"下方"和"下面"包括第一特征在第二特征正上方和斜上方，或仅仅表 示第一特征水平高度小于第二特征。
[0031] 下面在描述根据本发明实施例提出的流水线模数转换器之前，再来简单描述一下 传统流水线模数转换器的工作时序。
[0032] 参照图2所示，图2为传统流水线模数转换器内流水线级的结构示意图，其工作在 如图3所示的两相不交叠时钟下。其中，巧为奇数级流水线的采样相时钟，同时也是偶数级 流水线的放大相时钟；巧为偶数级流水线的采样相时钟，同时也是奇数级流水线的放大相 时钟。W第一级流水线N1为例，比较器阵列中比较器3、4由從下降沿触发，数字控制单元 2由巧上升沿触发。开关9、13、15由0控制，开关12由從控制，开关8、14、16由巧控制， 开关5、6由控制。在采样相0为高时，采样电容10、17、18负极板均接到输入信号。当 06下降沿到来后，开关12断开，采样电容10进行采样。約6比0提前关断，W消除开关9电 荷注入对采样的影响（口2P比巧提前关断，同样消除开关电荷注入的影响）。在做下降沿 的同时，比较器3、4开始进行比较，输出数字码。巧上升沿到来时，数字控制单元2开始工 作，根据比较器阵列的输出来决定开关阵列11所接的参考电压，进而决定余量增益单元中 采样电容10负极板的电压，同时开关8闭合，当采样电容10负极板电压达到稳定后，输出 余量电压开始建立。
[003引然而，由于数字控制单元2的输入到输出有延时（A td)，在A上升沿到来后，需要 经过一段时间余量电压才能开始向正确的方向建立，也就是说，数字控制单元的延时占用 了可W用来建立的时间，影响了电路的速度和建立精度。在较低速度的模数转换器中，时 钟周期长，数字控制单元延时占用的时间比例相对较小，对输出余量电压建立的影响很小， 该也正是文献[Wang X, Yang C,化ao X,et al. A 12-bit, 270MS/s pipelined ADC with SHA-eliminating front end. Circuits and Systems(ISCAS), 2012 IEEE International Symposium on. IE邸，2012:798-801]等没有考虑数字控制单元延时的原因，而在高速模数 转换器中，时钟周期很短，数字控制单元延时占用的时间比例变得非常大，不容忽视。对于 同一个运算放大器，其可用的建立时间越短，建立结果精度越差。
[0034] 因此，在传统流水线模数转换器中，不但前端采样保持放大电路消耗了大量的面 积和功耗，同时也会引入失真。另外，在高速高精度的情况下，前端采样保持放大电路里面 的运算放大器指标变得非常苛刻，运算放大器设计难度大，无法很好地满足用户的使用要 求，有待改进，而且传统流水线模数转换器的控制时序必然导致建立精度下降。
[0035] 本发明正是基于上述问题，而提出了一种流水线模数转换器。
[0036] 下面参照附图描述根据本发明实施例提出的流水线模数转换器。参照图4所示， 该流水线模数转换器包括；数字校正电路20、第一至第四级流水线（如图中所示第一级流 水线21、第二级流水线22、第=级流水线23和第四级流水线24)与全并行子模数转换器 25。
[0037] 其中，第一至第四级流水线依次相连，第一级流水线21用于对模拟输入信号进行 采样保持并转换为第一级3位流水线输出数据，并且根据第一级3位流水线输出数据生成 余量电压，W及第二至第四级流水线根据上一级的余量电压依次输出第二级至第四级3位 流水线输出数据和生成对应的余量电压。全并行子模数转换器25与第四级流水线24相连， 全并行子模数转换器25用于根据第四级流水线24的余量电压输出4位输出数据。时钟对 齐与数字校正电路20分别与第一至第四级流水线和全并行子模数转换器25相连，时钟对 齐与数字校正电路20用于根据每级3位流水线输出数据和4位输出数据进行时钟对齐与 数字校正，实现12位数字输出。
[003引具体地，在本发明的一个实施例中，本发明实施例无前端采样保持放大电路，由第 一级流水线21、第二级流水线22、第=级流水线23、第四级流水线24,最后一级4位的全并 行子模数转换器25及时钟对齐与数字校正电路20组成。第一级流水线21与后面的第二 级流水线22、第=级流水线23、第四级流水线24, W及最后一级的全并行子模数转换器25 依次相连。其中，第一级流水线21、第二级流水线22、第=级流水线23、第四级流水线24均 为3比特数字输出即3位流水线输出数据，各包含一位冗余，最后一级的全并行子模数转换 器25输出4比特数字码即4位输出数据。所有数字码经过时钟对齐与数字校正电路20处 理后得到12位有效数字输出即12位量化输出。
[0039] 进一步地，参照图4所示，原始模拟输入信号被第一级流水线21采样保持并转换 为3位数字输出即3位流水线数字输出数据和余量电压，余量电压按照流水线顺序依次向 后面的流水线级传递，第二、=、四级流水线各产生3位数字输出和余量电压，最后一级为 全并行子模数转换器25,其产生4位输出即4位输出数据。前面四级各自产生的3位数字 输出中，有一位是冗余位，用来进行数字校正。产生的16位数据经过时钟对齐与数字校正 电路20得到最终的12位数字输出。
[0040] 进一步地，在本发明的一个实施例中，每级流水线均包括；子模数转换器、数字控 制单元和余量增益单元。
[0041] 其中，子模数转换器用于根据模拟输入信号或上一级余量电压生成每级3位流水 线输出数据。数字控制单元用于输出每级3位流水线输出数据，并根据每级3位流水线输 出数据通过时序触发控制生成开关控制信号。余量增益单元用于根据模拟输入信号和开关 控制信号生成对应的余量电压。
[0042] 具体地，在本发明的一个实施例中，第一级流水线21、第二级流水线22、第S级流 水线23、第四级流水线24的结构相同，举例而言，第一级流水线21由子模数转换器、数字控 制单元和余量增益单元组成。其中，模拟输入信号同时输入到子模数转换器和余量增益单 元，子模数转换器完成本级模数转换，数字控制单元将子模数转换器输出的数字信号转换 为余量增益单元中采样电容负极板在放大相所接参考电压的开关控制信号，使余量增益单 元在放大相实现减法和放大功能。
[0043] 进一步地，在本发明的一个实施例中，子模数转换器包括；多个输入开关、采样网 络和比较器阵列。
[0044] 其中，采样网络包括多个采样电容，多个采样电容与多个输入开关一一对应相连， 采样网络用于对模拟输入信号或上一级余量电压进行采样，并输出模拟输入信号或上一级 余量电压的采样值。比较器整列与采样网络相连，比较器阵列用于根据采样值输出每级3 位流水线输出数据，其中，比较器阵列包括多个比较器。
[0045] 具体地，本发明实施例的流水线模数转换器的第一级流水线21和第=级流水线 23所采用的流水线级的具体结构如图5所示，第二级流水线22和第四级流水线24所采用 的流水线级的具体结构如图6所示。模拟输入信号同时接到余量增益单元和子模数转换器 的采样网络的采样电容（如图5所示的电容31、33、38和如图6所示的电容49、51、57所 示）。比较器阵列的多个比较器（如图5和图6中的比较器1、…、比较器n所示）完成本 级模数转换功能，数字控制单元（如图5中数字控制单元36和图6中数字控制单元54所 示）将比较器输出数字信号转换为余量增益单元中开关的控制信号，余量增益单元则完成 采样、减法和余差放大功能。其中，如图5所示，数字控制单元（36)将比较器阵列的比较器 (34、35)的输出数字信号编码为余量增益单元采样电容负极板开关阵列（39)的控制信号， 控制其选择采样电容（38)在放大相所接的参考电压。
[0046] 在本发明的一个具体实施例中，本发明实施例由第一、二、S、四级流水线（21、22、 23、24)，一级4位全并行子模数转换器（25)，时钟对齐与数字校正电路（20)构成。第一、 二、S、四级流水线（21、22、23、24)与最后一级的4位全并行子模数转换器（25)依次相连， 所有级的输出经过时钟对齐与数字校正电路（20)，得到实际结果；其中，第一、二、=、四级 流水线（21、22、23、24)各自产生3位数字输出，最后一级全并行子模数转换器（25)产生4 位输出，所有数字码经时钟对齐与数字校正电路（20)得到12位最终输出。另外，流水线模 数转换器所用的流水线级由子模数转换器、数字控制单元和余量增益单元组成，数字控制 单元由新引入的时钟触发控制。下面对新引入的时钟触发控制进行详细寶述。
[0047] 进一步地，在本发明的一个实施例中，第二级流水线与第四级流水线的数字控制 单元由时序的时钟相巧W控制，第一级流水线与第=级流水线的数字控制单元由时序的时 钟相扔d控制。
[0048] 进一步地，在本发明的一个实施例中，时钟相巧d上升沿比采样相約上升沿提前一 个数字控制单元的延时，下降沿与采样相0下降沿同时；时钟相托上升沿比放大相捉上 升沿提前一个数字控制单元的延时，下降沿与放大相巧下降沿同时。
[0049] 也就是说，新引入的时钟相上升沿比问上升沿提前一个数字控制单元的延时， 下降沿与巧下降沿同时；上升沿比巧上升沿提前一个数字控制单元的延时，下降沿与 巧下降沿同时；約d上升沿用于触发偶数级流水线的数字控制单元，上升沿用于触发奇 数级流水线的数字控制单元。
[0化0] 其中，本发明实施例在相关技术中两相不交叠时钟的基础上，新引入两个时钟相。 新的时钟相比放大相提前开始，用来触发数字控制单元。当放大相开始时，数字控制单元输 出已经达到稳定，余量增益单元可W立即开始建立，避免了数字控制单元的延时占用建立 时间。此外，新的时钟相与放大相同时结束，保证数字控制单元的输出可W在放大相一直保 持稳定，不会在输出余量电压产生不必要的毛刺，从而提高了建立精度。
[0化1] 具体地，图5和图6所示电路由图7所示的新型时序控制。其中，和图3的传统 时序相比，新型时序中增加了巧和巧两个时钟相。新时序中，巧d上升沿比0上升沿提前 A td(数字控制单元延时），下降沿与約下降沿同时；巧d上升沿比巧上升沿提前A td，下降 沿与&下降沿同时。巧1/用于控制第二级流水线22和第四级流水线24中的数字控制单元， Ad用于控制第一级流水线21和第S级流水线23中的数字控制单元。接下来结合图5, W 第一级流水线21为例，描述新时序下流水线级的具体工作原理。
[005引图5中，开关26、28、37由0控制，开关40由從控制，开关30、32由齡控制，数字 控制单元36由新时序中的上升沿触发，开关39由数字控制单元36的输出信号控制。 在采样相巧为高期间，开关26、28、37导通，采样电容31、33、38的负极板均接到模拟输入。 此外，开关40也在從的控制下导通。脚下降沿到来后，开关40断开，采样电容38采得输 入电压。同时，比较器34、35开始对其输入端信号进行比较。口M上升沿到来时，数字控制 单元36开始工作，将比较器输出的数字信号转换为开关39的控制信号，W决定在放大相期 间采样电容38负极板所接的电压。在放大相，巧为高，开关27、29导通，子模数转换器采 样网络预充参考电压。反馈开关42导通。由于数字控制单元36的输出在?^2上升沿到来之 前已经达到稳定，因此开关39控制信号稳定，采样电容38负极板电压确定，输出余量电压 在梦2上升沿到来后立即开始建立。因此，和传统流水线模数转换器工作时序相比，本发明所 提出的时序避免了数字控制单元的延时占用余量增益单元的建立时间。余量增益单元可用 的建立时间变大后，整体转换精度得到显著提升。该一优势在高速电路中尤其突出，因为流 水线模数转换器中，运算放大器的速度往往是整个电路速度的瓶颈，而本发明提出的时序 则给了运算放大器更多的建立时间，使得同一个运算放大器在本时序下可W比在传统时序 下达到更高的建立精度。此外，因为和巧d的下降沿分别与灼和巧的下降沿同时，在整 个放大相期间，数字控制单元的输出都保持稳定，避免了由于数字控制单元输出变化导致 本级流水线输出余量电压发生跳变而影响下级的采样精度。
[0化3] 进一步地，在本发明的一个实施例中，图7所示新型控制时序的产生电路如图8所 示。其中，D1、D2、D3分别为反相器链构成的延时模块。通过调整D3的延时大小可W调节 妍与巧、^6与口2下降沿之间的距离，调整D2延时的大小可W调节約d与91、9m与A上 升沿之间的距离。
[0054] 在本发明的实施例中，本发明实施例的时序来获取可用建立时间最大化，为电路 中的余量增益单元提供更长建立时间，大大提高了高速流水线模数转换器的转换精度，具 有广泛应用前景。
[0化5] 进一步地，在本发明的一个实施例中，模拟输入信号到达第一级流水线21的子模 数转换器和余量增益单元各自的采样电容的延时相同。
[0化6] 其中，直接去除流水线模数转换器的前端采样保持放大电路会造成孔径误差。由 于输入信号通路延时不同及采样时钟不一致，余量增益单元和子模数转换器实际采样到的 电压值有差别，即孔径误差。在本发明实施例的流水线模数转换器的第一级流水线21中， 除了让余量增益单元和子模数转换器使用同一个时钟從进行采样外，还通过时间常数匹配 来减小孔径误差。子模数转换器内部开关26与28使用完全相同的开关，电容31和33的 电容值也完全相同。记开关26的导通电阻为1^26,开关37的导通电阻为氏。37,在第一级流 水线21中，它们的大小满足：R"37 ? C38= R""2e ? Cw。通过匹配，模拟输入到达采样电容31 和38的延时相同，减小了孔径误差。
[0化7] 优选地，在本发明的一个实施例中，第一级流水线的多个输入开关可W为改进的 栅压自举开关。其中，第一级流水线21的输入开关使用一种改进的栅压自举开关，在开关 关断时新加入晶体管将开关管的衬底和地连接；在开关导通时新加入晶体管将开关管的衬 底和源极连接，消除体效应，提高采样性能。
[0化引具体地，参照图9所示，为了实现高速高精度的采样，在本发明实施例的流水线模 数转换器的第一级流水线21中，所有输入开关37、26、28都采用改进的栅压自举开关，其结 构如图所示。其主体电路由Abo等人在文献[A. Abo and P. Gray, "A 1. 5V，10-bit，14MS/ s Pipeline Analog-to-Digital Converter", in Proc.IEEE Symposium on VLSI Circuits, pp. 166-169,化ne 199引中提出。与Abo等人提出的栅压自举开关相比，图9所 示电路新增加了两个晶体管M13和M14来消除开关导通时M12的体效应。在时钟4为低 时，开关M7和Mil将Ml2的栅极G放电至0，M14将Ml2的衬底接地。与此同时，电容C3两 端电压通过M3和M6充电至电源电压Vdd。在充电过程中，M8和M9将M12和C3隔离。当 时钟4变为高后，M5将M8的栅极电压拉低，M8导通后，C3上面的电荷通过M8给M12的栅 极G充电。M9的导通使得M12的栅极电压能够始终比输入电压Vin高Vdd。在开关导通过 程中，M12的栅源电压恒定，消除了导通电阻随输入信号变化带来的非线性。而同时，新加 入的M13在4为高时将开关管M12的衬底和源极连接，消除了体效应，进一步提高了采样 的精度。
[0059] 根据本发明实施例提出的流水线模数转换器，通过第一至第四级流水线与全并行 子模数转换器依次相连，每级流水线得到3位流水线数字输出数据，和最后一级输出的4位 输出数据一起通过时钟对齐与数字校正电路进行时钟对齐与数字校正处理，实现最后的12 位数字输出，新的时序可获取可用建立时间最大化，大大提高流水线模数转换器的转换精 度，减小转换时间，同时兼顾速度、精度、功耗、面积要求，结构简单，更好地满足用户的使用 要求，具有广泛应用前景。
[0060] 应当理解，本发明的各部分可W用硬件、软件、固件或它们的组合来实现。在上述 实施方式中，多个步骤或方法可W用存储在存储器中且由合适的指令执行系统执行的软件 或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下 列技术中的任一项或他们的组合来实现；具有用于对数据信号实现逻辑功能的逻辑口电路 的离散逻辑电路，具有合适的组合逻辑口电路的专用集成电路，可编程口阵列（PGA)，现场 可编程口阵列（FPGA)等。
[0061] 本【技术领域】的普通技术人员可W理解实现上述实施例方法携带的全部或部分步 骤是可W通过程序来指令相关的硬件完成，所述的程序可W存储于一种计算机可读存储介 质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
[0062] 此外，在本发明各个实施例中的各功能单元可W集成在一个处理模块中，也可W 是各个单元单独物理存在，也可W两个或两个W上单元集成在一个模块中。上述集成的模 块既可W采用硬件的形式实现，也可W采用软件功能模块的形式实现。所述集成的模块如 果W软件功能模块的形式实现并作为独立的产品销售或使用时，也可W存储在一个计算机 可读取存储介质中。
[0063] 上述提到的存储介质可W是只读存储器，磁盘或光盘等。
[0064] 在本说明书的描述中，参考术语"一个实施例"、"一些实施例"、"示例"、"具体示 例"、或"一些示例"等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特 点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不 一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可W在任何 的一个或多个实施例或示例中W合适的方式结合。
[0065] 尽管上面已经示出和描述了本发明的实施例，可W理解的是，上述实施例是示例 性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨 的情况下在本发明的范围内可W对上述实施例进行变化、修改、替换和变型。
【权利要求】
1. 一种流水线模数转换器，其特征在于，包括： 第一至第四级流水线，所述第一至第四级流水线依次相连，第一级流水线用于对模拟 输入信号进行采样保持并转换为第一级3位流水线输出数据，并且根据所述第一级3位流 水线输出数据生成余量电压，以及第二至第四级流水线根据上一级的余量电压依次输出第 二级至第四级3位流水线输出数据和生成对应的余量电压； 全并行子模数转换器，所述全并行子模数转换器与第四级流水线相连，用于根据第四 级流水线的余量电压输出4位输出数据；以及 时钟对齐与数字校正电路，所述时钟对齐与数字校正电路分别与所述第一至第四级流 水线和所述全并行子模数转换器相连，用于根据每级3位流水线输出数据和4位输出数据 进行时钟对齐与数字校正，实现12位数字输出。
2. 根据权利要求1所述的流水线模数转换器，其特征在于，每级流水线均包括： 子模数转换器，用于根据所述模拟输入信号或所述上一级余量电压生成所述每级3位 流水线输出数据； 数字控制单元，用于输出所述每级3位流水线输出数据，并根据所述每级3位流水线输 出数据通过时序触发控制生成开关控制信号； 余量增益单元，用于根据所述模拟输入信号和所述开关控制信号生成所述对应的余量 电压。
3. 根据权利要求2所述的流水线模数转换器，其特征在于，所述子模数转换器包括： 多个输入开关； 采样网络，用于对所述模拟输入信号或上一级余量电压进行采样，并输出所述模拟输 入信号或上一级余量电压的采样值，其中，所述采样网络包括多个采样电容，所述多个采样 电容与所述多个输入开关 对应相连； 比较器阵列，所述比较器整列与所述采样网络相连，用于根据所述采样值输出所述每 级3位流水线输出数据，其中，所述比较器阵列包括多个比较器。
4. 根据权利要求2所述的流水线模数转换器，其特征在于，第二级流水线与所述第四 级流水线的数字控制单元由所述时序的时钟相控制，所述第一级流水线与第三级流水 线的数字控制单元由所述时序的时钟相控制。
5. 根据权利要求4所述的流水线模数转换器，其特征在于， 所述时钟相仍，上升沿比采样相上升沿提前一个数字控制单元的延时，下降沿与所 述采样相A下降沿同时； 所述时钟相％ 〃上升沿比放大相於上升沿提前一个数字控制单元的延时，下降沿与所 述放大相％下降沿同时。
6. 根据权利要求2所述的流水线模数转换器，其特征在于，所述模拟输入信号到达所 述第一级流水线的子模数转换器和余量增益单元各自的采样电容的延时相同。
7. 根据权利要求3所述的流水线模数转换器，其特征在于，所述第一级流水线的多个 输入开关为改进的栅压自举开关。
【文档编号】H03M1/12GK104485957SQ201410602834
【公开日】2015年4月1日 申请日期:2014年10月31日 优先权日:2014年10月31日
【发明者】罗华, 魏琦, 杨华中 申请人:清华大学