一种时钟数据恢复电路的制作方法
【专利摘要】本实用新型公开了一种时钟数据恢复电路，该电路包括：时钟产生模块，接收输入时钟信号，产生多路同频不同相的时钟信号，发送给时钟选择模块；时钟选择模块在多路同频不同相的时钟信号中选择连续的多路时钟信号发送给鉴相器；以及选择一路时钟信号作为数据时钟发送给数字相关性处理模块；鉴相器接收输入数据，并根据多路过采样时钟对输入数据进行过采样，将过采样数据发送给数字相关性处理模块；数字相关性处理模块对过采样数据进行处理，恢复出数据并反馈一个时钟选择信号给时钟选择模块；时钟选择模块根据反馈的时钟选择信号，选择与恢复出数据同相的时钟信号并输出。该电路具有电路结构简单、锁定时间短、恢复出的时钟抖动小等优点。
【专利说明】-种时钟数据恢复电路
【技术领域】
[0001] 本实用新型涉及数字通信【技术领域】，具体涉及一种时钟数据恢复电路。
【背景技术】
[0002] 时钟数据恢复电路是高速收发器的核也模块，而高速收发器是通信系统中的重要 组成部分。当数据流在串行数据线路中传输时，并没有附带时钟信号，串行数据接收端需通 过时钟数据恢复电路CDR(Clock and Data Recovery)从接收到的含有较大干扰和抖动的 数字信号中提取同步时钟，并利用该同步时钟对数据信号重新采样，得到稳定可靠的数据。 图1是时钟数据恢复电路的原理图，如图1所示，设计时钟数据恢复电路有两个基本目标， 一个是恢复原数据流的时钟，另一个是数据重定时。数据恢复一般是通过一个D触发器来 实现，时钟恢复主要是从接收到的包含有噪声的失真数据流中提取出嵌入在数据中的同步 时钟信息。通常用来实现CDR有两种方法；基于锁相环化L (地ase-locked loop)的时钟数 据恢复方法和基于过采样法（Oversampling)结构的时钟数据恢复方法。图2是基于锁相 环的时钟数据恢复电路的原理图，如图2所示，锁相环法是闭环反馈结构，其工作原理是利 用反馈环路将从输入数据比特流中检测到的时钟边沿与接收端的时钟沿对齐，提取出同步 时钟，并通过D触发器用提取的时钟采样数据比特流来恢复数据。过采样法则是选用本地 时钟，在一个数据位宽度内多次采样，所选用的本地时钟往往是输入数据速率的几倍，在多 次采样得到的数据中利用特定的判决算法恢复出正确的时钟和数据。过采样时钟数据恢复 方法分为同频多相过采样法和数据延迟链过采样法。图3是基于同频多相过采样法的时钟 数据恢复电路的原理图。图4是基于数据延迟链过采样法的时钟数据恢复电路的原理图。 传统的时钟数据恢复电路一般是基于锁相环方法或过采样的方法，但该两种时钟数据恢复 方法都存在自身的缺点；基于锁相环的时钟数据恢复电路存在锁定时间长、有限的相位捕 获范围等缺点，基于过采样的时钟恢复电路存在数字电路复杂、恢复出时钟抖动大等缺点。 实用新型内容
[0003] 本实用新型提供了一种时钟数据恢复电路，W解决现有时钟数据恢复方案存在的 恢复出的时钟抖动大、锁定时间长等缺陷。
[0004] 为达到上述目的，本实用新型的技术方案是该样实现的：
[0005] 本实用新型提供了一种时钟数据恢复电路，该电路包括；时钟产生模块、时钟选择 模块、鉴相器和数字相关性处理模块；
[0006] 时钟产生模块，用于接收外部输入的时钟信号，根据输入时钟信号产生多路同频 不同相的时钟信号，将多路同频不同相的时钟信号发送给时钟选择模块；
[0007] 时钟选择模块，用于在多路同频不同相的时钟信号中选择连续的多路时钟信号作 为过采样时钟信号发送给鉴相器；W及，在多路同频不同相的时钟信号中选择一路时钟信 号作为数据时钟信号发送给数字相关性处理模块；
[0008] 鉴相器，用于接收外部输入的数据，并根据多路过采样时钟信号对输入数据进行 过采样，将过采样数据发送给数字相关性处理模块；
[0009] 数字相关性处理模块，用于对过采样数据进行判断处理，恢复出数据；并根据恢复 出的数据反馈一个时钟选择信号给时钟选择模块；
[0010] 时钟选择模块，还用于根据数字相关性处理模块反馈的时钟选择信号，在多路同 频不同相的时钟信号中选择与恢复出的数据同相的时钟信号作为恢复出的时钟信号并输 出。
[0011] 可选地，数字相关性处理模块包括；数字相关器和有限状态机；
[0012] 数字相关器，对鉴相器发送的过采样数据进行数字相关性分析，判断出过采样数 据中高电平或者低电平的个数信息，并将高电平或低电平的个数信息发送给有限状态机； W及判断过采样数据中的高电平或者低电平的位置分布信息，将高电平或者低电平的位置 分布信息发送给有限状态机；
[0013] 有限状态机，用于根据高电平或者低电平的个数信息、高电平或者低电平的位置 信息，W及时钟选择模块发送的数据时钟信号恢复出数据并输出。
[0014] 可选地，多路同频不同相的时钟信号为16路同频不同相的时钟信号；
[0015] 连续的多路过采样时钟信号为连续的8路过采样时钟信号，该连续的8路过采样 时钟信号用来对输入数据进行并发过采样。
[0016] 可选地，时钟产生模块包括一个具有16个状态的移位寄存器；移位寄存器由16对 连续成对的上升沿触发器和下降沿触发器组成；
[0017] 时钟产生模块通过移位寄存器产生16路同频不同相的时钟信号；
[001引 或者，
[0019] 时钟产生模块通过两个锁相环电路产生16路同频不同相的时钟信号。
[0020] 可选地，鉴相器为bang-bang鉴相器，该鉴相器包括8个双边沿D触发器。
[0021] 可选地，输入数据的编码方式为非归零码NRZ编码方式。
[0022] 本实用新型的该种时钟数据恢复电路，具有锁相环电路闭环的特性还具有过采样 时钟数据恢复方法锁定时间短、相位捕获范围广、能够产生同频多相时钟的优点，电路结构 简单、恢复出的时钟抖动小、成本低并易于集成化。
【专利附图】
【附图说明】
[0023] 图1是时钟数据恢复电路的原理图；
[0024] 图2是基于锁相环的时钟数据恢复电路的原理图；
[00巧]图3是基于同频多相过采样法的时钟数据恢复电路的原理图；
[0026] 图4是基于数据延迟链过采样法的时钟数据恢复电路的原理图；
[0027] 图5是本实用新型一个实施例提供的一种时钟数据恢复电路的结构框图；
[0028] 图6是本实用新型一个实施例提供的一种时钟数据恢复电路的示意图；
[0029] 图7是本实用新型一个实施例提供的一种时钟数据恢复电路中的有限状态机的 操作流程示意图；
[0030] 图8本实用新型一个实施例提供的一种时钟数据恢复方法的流程图。
【具体实施方式】
[0031] 本实用新型的核也思想是；针对现有的基于锁相环的时钟数据恢复电路和基于过 采样法的时钟数据恢复电路各自存在的问题，提供一种将锁相环法与过采样法相结合的基 于FPGA(Field -Programm油le Gate Array)的全数字时钟数据恢复电路，与用数字器件 代替传统CDR电路中的每一个模拟器件不同，本实用新型的该种时钟数据恢复电路是基于 输入数据之间的数字相关性而不是简单的在眼图的中间位置采样，恢复的数据更加稳定可 靠。并且，恢复出的时钟相位移动多少由有限状态机FSM(Finite State Machine)决定，确 保恢复出的时钟信号与恢复出的数据同相。该时钟数据恢复电路具有锁相环时钟数据恢复 方法闭环的特性，并具有过采样时钟恢复电路产生同频多相时钟的优点同时克服了两种数 据时钟恢复方案的缺点，恢复的时钟抖动小并且电路结构简单。
[0032] 图5是本实用新型一个实施例提供的一种时钟数据恢复电路的结构框图，参见图 5,该时钟数据恢复电路500包括；时钟产生模块501、时钟选择模块502、鉴相器503和数字 相关性处理模块504 ;
[0033] 时钟产生模块501，用于接收外部输入的时钟信号，根据输入时钟信号产生多路同 频不同相的时钟信号，将多路同频不同相的时钟信号发送给时钟选择模块502 ;
[0034] 时钟选择模块502,用于在多路同频不同相的时钟信号中选择连续的多路时钟信 号作为过采样时钟信号发送给鉴相器503; W及，在多路同频不同相的时钟信号中选择一 路时钟信号作为数据时钟信号发送给数字相关性处理模块504 ;
[00巧]鉴相器503,用于接收外部输入的数据，并根据多路过采样时钟信号对输入数据进 行过采样，将过采样数据发送给数字相关性处理模块504 ;
[0036] 数字相关性处理模块504,用于对过采样数据进行判断处理，恢复出数据；并根据 恢复出的数据反馈一个时钟选择信号给时钟选择模块502 ;
[0037] 时钟选择模块502,还用于根据数字相关性处理模块504反馈的时钟选择信号，在 多路同频不同相的时钟信号中选择与恢复出的数据同相的时钟信号作为恢复出的时钟信 号并输出。
[0038] 该时钟数据恢复电路的工作原理为；时钟产生模块501产生多路同频多相（即频 率相同，相位不同的）的时钟信号，作为过采样时钟；当外部的数据输入后送入鉴相器503 的过采样模块进行过采样，过采样的数据经过数字相关性处理模块504处理后，决定其为 高电平或低电平，而后作为恢复数据输出；数字相关性处理模块504同时产生时钟反馈信 号给时钟选择模块502,选择与恢复数据同相的时钟输出。
[0039] 本实用新型的该种时钟数据恢复电路，在FPGA内部实现，具有锁相环时钟数据恢 复电路闭环、过采样时钟数据恢复电路锁定时间短的优点，并且能够产生同频多相时钟，易 于集成化、恢复出的时钟信号抖动小等有益效果。
[0040] 图6是本实用新型一个实施例提供的一种时钟数据恢复电路的示意图，参见图6， 时钟产生模块W输入时钟作为基准时钟产生多相时钟信号，在本实施例中，输入时钟的频 率为数据速率的四倍。时钟产生模块用来产生多路频率相同相位不同的备选时钟信号，其 中，每两个连续的备选时钟信号之间的时延是输入时钟周期的一半。
[0041] 在本实施例中，考虑FPGA的资源开销等情况，时钟产生模块产生了 16路同频不同 相的时钟信号。具体的，时钟产生模块包括一个具有16个状态的移位寄存器；移位寄存器 由16对连续成对的上升沿触发器和下降沿触发器组成；时钟产生模块通过移位寄存器产 生16路同频不同相位的时钟信号；或者，时钟产生模块通过两个锁相环电路产生16路同频 不同相位的时钟信号，在FPGA内部通过两个锁相环电路产生16路频率相同相位不同的时 钟信号为现有技术，此处不再费述。该设计方案能锁定16路不同相位备选时钟信号中的任 何一路时钟信号，相位捕捉范围广。
[0042] 时钟选择模块的功能是作为数字和相位的转换器，时钟选择模块接收时钟产生模 块发送的频率相同相位不同的16路时钟信号，优选的，在16路时钟信号中选择8路时钟信 号作为过采样时钟信号，发送给鉴相器。在选择时，应当满足该8路采样时钟必须是连续 的该一条件，每相邻两个时钟信号之间有固定的相位差，但是8路时钟信号的起始时钟的 选择是任意的。对应的，鉴相器中也包括8个双边沿D触发器。在本实施例中，鉴相器为 bang-bang鉴相器，鉴相器还接收外部输入的数据信号。
[0043] 8路过采样时钟信号通过8个双边沿触发器对输入数据进行过采样。使得时钟选 择模块能在1个bit周期内产生8个并发的采样数据。时钟选择模块还在16路时钟信号 中选择一个时钟信号作为数据时钟信号送入数字相关性处理模块。
[0044] 此外，时钟选择模块还W数字相关性处理模块反馈的时钟选择信号为输入，并据 此选择与恢复出的数据相同相位的时候信号，作为恢复出的时钟信号并输出。
[0045] 参见图6,数字相关性处理模块包括；数字相关器和有限状态机；
[0046] 数字相关器，对鉴相器发送的过采样数据进行数字相关性分析，判断出过采样数 据中高电平或者低电平的个数信息，并将高电平或低电平的个数信息发送给有限状态机； W及判断过采样数据中的高电平或者低电平的位置分布信息，将高电平或者低电平的位置 分布信息发送给有限状态机；有限状态机，根据高电平或者低电平的个数信息、高电平或者 低电平的位置信息，W及时钟选择模块发送的数据时钟信号恢复出数据并输出。
[0047] 在本实施例中，数字相关性处理模块中的数字相关器在8位采样数据与数据符号 之间进行了数字相关性分析。在本实用新型的实施例中，输入数据的编码方式为非归零码 NRZ (Not Re化rn to Zero)编码方式。NRZ编码是双极性码的一种，根据信号是否归零，双 极性码可W划分为归零码和非归零码，而非归零码是没有回归到零电平的过程。
[0048] 针对非归零码编码方式的数据，数字相关器利用一个求和电路统计采样值中为高 电平的个数，并赋值给信号Sum后输出到有限状态机。同时，数字相关器产生一个化Down信 号用来指示采样高电平的位置，如果前四个采样值的和大于后四个采样值的和，则化Down 的值为高电平，否则为低电平。Sum信号和化Down信号为有限状态机的判断输出提供了必 要的信息，有限状态机利用Sum和化Down信息来判定输入数据比特是1还是0,并且反馈一 个时钟选择信号给时钟选择模块，W便选择与恢复出的数据同相的时钟信号。
[0049] 有限状态机W时钟选择模块发送的数据时钟信号化taClk作为输入时钟，并根 据数字相关器输入的信号Sum和化Down进行相关处理后输出H个信号；Sel、化taOut和 Lock。其中，Sel信号为数字相关性处理模块反馈的时钟信号，时钟选择模块根据Sel信号 选择与恢复出的数据同相的时钟信号，作为恢复出的时钟信号并输出。DataOut信号为经过 有限状态机判断处理后恢复的数据信号。有限状态机输出的Lock信号为锁定信号，表示恢 复出的时钟信号是否有效。
[0050] 图7是本实用新型一个实施例提供的一种时钟数据恢复电路中的有限状态机的 操作流程示意图，如图7所示，垂直的实线发生在数据时钟化taQk的上升沿，即有限状态 机锁定的时刻。数据时钟信号的化taQk的第一个上升沿时刻，有限状态机处于RST复位 状态。因为在此时刻没有有效的采样信息，所W有限状态机不会做任何操作。在数据时钟 DataCnk的下一个上升沿时刻，若数字相关器的输出信号Sum的值为6巧个采样值中有6个 采样值为高电平），信号化Down为高电平，即前四个采样值都为高电平，后四个采样值中的 两个为高电平。
[005。 有限状态机基于Sum和化Down信息，判定当前的数据比特bit为高电平，结合有 限状态机的状态可W确定电路内部恢复出的时钟比数据传输的时钟晚了 2个采样周期。根 据该一信息，有限状态机将Sel信号的当前值减2后发送给时钟选择模块。如果没有状态 的改变，当数据时钟信号化taQk的第H个上升沿到来时，如图7中垂直虚线所处的时刻， 有限状态机控制数据时钟信号化taCnk移相到最佳的位置。此时，Sum信号的值为0。时钟 选择模块根据信号Sel的值，在16路时钟信号中找到比当前数据时钟晚两个固定相位差的 时钟（W 16路时钟信号为例，每两个时钟信号之间固定的相位差为22. 5°，比当前数据时 钟晚两个时钟周期，也就是找到比当前时钟信号晚45°的时钟信号）恢复出的时钟信号的 相位与传输的数据时钟同相，输出信号Lock有效。
[0052] 需要说明的是，在本实用新型的一个实施例中，数字相关器统计的是采样数据中 高电平的个数并赋值给信号Sum。在本实用新型的其他实施例中，也可W利用求和电路统计 采样数据中的低电平的个数作为信号Sum的值。实际应用中，如果统计的是低电平的个数， 信号Sum的值根据采样数据中低电平的个数变化时，相应的化Down信号、数字相关性处理 模块的输出信号Sel W及有限状态机也要跟着变化，统计采样数据中的高电平的数量与低 电平的数量两者之间的差别是：当Sum信号统计的是采样数据中的高电平个数时，是将恢 复出的时钟信号和恢复出的数据信号两者上升沿的相位差进行比较（参见图7);反之，贝U 比较两者之间下降沿的相位差。
[0053] 在本实施例中，有限状态机设定了 5种明显不同的状态，具体的状态如表1所示：
[0054]
【权利要求】
1. 一种时钟数据恢复电路，其特征在于，该电路包括：时钟产生模块、时钟选择模块、 鉴相器和数字相关性处理模块； 所述时钟产生模块，用于接收外部输入的时钟信号，根据所述输入时钟信号产生多路 同频不同相的时钟信号，将所述多路同频不同相的时钟信号发送给所述时钟选择模块； 所述时钟选择模块，用于在所述多路同频不同相的时钟信号中选择连续的多路时钟信 号作为过采样时钟信号发送给所述鉴相器；以及，在所述多路同频不同相的时钟信号中选 择一路时钟信号作为数据时钟信号发送给所述数字相关性处理模块； 所述鉴相器，用于接收外部输入的数据，并根据所述多路过采样时钟信号对输入数据 进行过采样，将过采样数据发送给所述数字相关性处理模块； 所述数字相关性处理模块，用于对所述过采样数据进行判断处理，恢复出数据；并根据 恢复出的数据反馈一个时钟选择信号给所述时钟选择模块； 所述时钟选择模块，还用于根据所述数字相关性处理模块反馈的时钟选择信号，在所 述多路同频不同相的时钟信号中选择与恢复出的数据同相的时钟信号作为恢复出的时钟 信号并输出。
2. 如权利要求1所述的时钟数据恢复电路，其特征在于，所述数字相关性处理模块包 括：数字相关器和有限状态机； 所述数字相关器，对所述鉴相器发送的过采样数据进行数字相关性分析，判断出所述 过采样数据中高电平或者低电平的个数信息，并将所述高电平或低电平的个数信息发送给 所述有限状态机；以及判断所述过采样数据中的高电平或者低电平的位置分布信息，将所 述高电平或者低电平的位置分布信息发送给所述有限状态机； 所述有限状态机，用于根据所述高电平或者低电平的个数信息、高电平或者低电平的 位置信息，以及所述时钟选择模块发送的数据时钟信号恢复出数据并输出。
3. 如权利要求2所述的时钟数据恢复电路，其特征在于，所述多路同频不同相的时钟 信号为16路同频不同相的时钟信号； 所述连续的多路过采样时钟信号为连续的8路过采样时钟信号，该连续的8路过采样 时钟信号用来对输入数据进行并发过采样。
4. 如权利要求3所述的时钟数据恢复电路，其特征在于，所述时钟产生模块包括一个 具有16个状态的移位寄存器；所述移位寄存器由16对连续成对的上升沿触发器和下降沿 触发器组成； 所述时钟产生模块通过所述移位寄存器产生16路同频不同相的时钟信号； 或者， 所述时钟产生模块通过两个锁相环电路产生16路同频不同相的时钟信号。
5. 如权利要求3所述的时钟数据恢复电路，其特征在于，所述鉴相器为bang-bang鉴相 器，该鉴相器包括8个双边沿D触发器。
6. 如权利要求1-5中任一项所述的时钟数据恢复电路，其特征在于，所述输入数据的 编码方式为非归零码NRZ编码方式。
【文档编号】H03L7/08GK204206158SQ201420603545
【公开日】2015年3月11日 申请日期:2014年10月17日 优先权日:2014年10月17日
【发明者】刘飞翔 申请人:青岛歌尔声学科技有限公司