时钟电路及其传输时钟信号的方法与流程

本发明涉及电路领域，尤其涉及一种时钟电路及其传输时钟信号的方法。

背景技术：

在数字集成电路中，各个单元之间的数据传输是由时钟信号进行同步控制的。当数字集成电路中采用传统结构的时钟电路时，时钟电路中时钟路径上的逻辑单元数量过多会使得时钟信号的传播路径过长，从而导致每条时钟路径上的时钟延时和功耗比较大。

技术实现要素：

本发明的实施例提供了一种时钟电路及使用该时钟电路传输时钟信号的方法，能够降低时钟时延，同时还可以减少时钟电路的功耗。

第一方面，提供了一种时钟电路，包括缓冲模块、n个第一多路选择器和n个门控时钟单元，n为正整数。缓冲模块包括一个输入端和n个输出端，用于增强缓冲模块的输入端接收到的时钟信号的驱动能力，并从缓冲模块的输出端输出增强驱动能力后的时钟信号。缓冲模块的n个输出端与n个门控时钟单元的数据端一一连接。n个第一多路选择器的输出端与n个门控时钟单元的使能端一一连接，每个第一多路选择器用于根据地址输入端接收的逻辑选择信号，选择从输出端输出第一数据输入端接收的门控逻辑信号或第二数据输入端接收的分频逻辑信号。每个门控时钟单元用于根据使能端从对应的第一多路选择器的输出端接收的分频逻辑信号或门控逻辑信号以及数据端从缓冲模块的输出端接收的时钟信号，从输出端输出时钟信号。

本发明的时钟电路，时钟信号通过缓冲模块后，直接输入到门控时钟单元，然后门控时钟单元根据多路选择器选择输出的分频逻辑信号和门控逻辑信号将时钟信号输出，从而使得时钟信号只需经过一级门控时钟单元就可以到达负载，从而缩短时钟路径，进而可以减小时钟信号的传输时延和减少时 钟电路的功耗。另一方面，减小时钟路径还可以减小片上误差(on-chipvaration，ocv)和时钟偏差。

在一种可能的实现方式中，缓冲模块包括m个缓冲器，m为正整数，m≥n，m个缓冲器形成具有一个根节点和n个叶子节点的树形时钟结构，根节点与每个叶子节点间的路径长度相等。位于根节点位置的缓冲器的输入端为缓冲模块的输入端，位于n个叶子节点位置的n个缓冲器的输出端为缓冲模块的n个输出端。

由于时钟信号经过相同数量的缓冲器到达不同的门控时钟单元，使得时钟电路中非公共路径上的时钟路径长度相同，进一步可以减低时钟信号的时钟误差。

在一种可能的实现方式中，时钟电路还包括第二多路选择器；第二多路选择器的输出端与缓冲模块的输入端连接；第二多路选择器用于根据地址输入端接收的时钟选择信号，选择从输出端输出第一数据输入端接收的时钟源信号或第二数据输入端接收的测试时钟信号。缓冲模块的输入端具体用于接收从第二多路选择器的输出端输出的时钟源信号或测试时钟信号。每个门控时钟单元用于在第二多路选择器选择从输出端输出测试时钟信号时，根据测试使能端接收的测试逻辑信号、数据端从缓冲模块的输出端接收的测试时钟信号，从输出端输出时钟信号；和用于在第二多路选择器选择从输出端输出时钟源信号时，根据使能端从对应的第一多路选择器的输出端接收的分频逻辑信号或门控逻辑信号以及数据端从缓冲模块的输出端接收的时钟源信号，从输出端输出时钟信号。

本发明的时钟电路，即可以输入时钟源信号，又可以输入测试时钟信号，使得门控时钟单元可以在功能模式下根据门控逻辑信号或分频逻辑信号输出与时钟源对应的时钟信号，且使得门控时钟单元可以在测试模式下根据门控逻辑信号或分频逻辑信号以及测试逻辑信号输出与测试时钟信号对应的时钟信号。

在一种可能的实现方式中，每个门控时钟单元为集成门控时钟单元(integratedclockgateingcell，icgc)。

本发明的时钟电路中，使用icgc作为门控时控单元，不但可以减小芯片的面积，还可以提高时钟信号的质量。而且本发明的时钟电路可以输出占空比为1：(2n-1)的分频时钟信号，n大于或等于1。

在一种可能的实现方式中，m个缓冲器形成h型时钟网络结构。

本发明的时钟电路中，m个缓冲器形成h型时钟网络结构，可以进一步节省时钟电路的功耗。

在一种可能的实现方式中，h型时钟网络使用高层金属。

本发明实施例的时钟电路中，h型时钟网络结构采用高层金属，可以增加缓冲器驱动的距离，降低时钟路径的长度，所以可以较小时钟时延，提高时钟信号的质量。

第二方面，提供了一种传输时钟信号的方法，该方法用于时钟电路，该时钟电路包括缓冲模块、n个第一多路选择器和n个门控时钟单元，n为正整数。缓冲模块包括一个输入端和n个输出端，缓冲模块的n个输出端与n个门控时钟单元的数据端一一连接；n个第一多路选择器的输出端与n个门控时钟单元的使能端一一连接。使用该时钟电路传输时钟信号时，从缓冲模块的输入端输入时钟信号，缓冲模块对该时钟信号的驱动能力进行增强，并从n个输出端输出增强驱动能力后的时钟信号。从至少一个第一多路选择器的地址输入端输入逻辑选择信号，从至少一个第一多路选择器的第一数据端输入门控逻辑信号，从至少一个第一多路选择器的第二数据端输入分频逻辑信号，至少一个第一多路选择器的输出端根据逻辑选择信号从输出端输出分频逻辑信号或门控逻辑门控信号。与至少一个第一多路选择器连接的门控时钟单元根据使能端从对应的第一多路选择器的输出端接收的分频逻辑信号或门控逻辑信号以及数据端从缓冲模块的输出端接收的时钟信号，从输出端输出时钟信号。

本发明的传输时钟信号的方法，时钟信号通过缓冲模块后，直接输入到门控时钟单元，然后门控时钟单元根据多路选择器选择输出的分频逻辑信号和门控逻辑信号将时钟信号输出，从而使得时钟信号只需经过一级门控时钟单元就可以到达负载，从而缩短时钟路径，且保证不同通路上的时钟路径的长度相同，进而可以减低时钟源信号的传输时延和时钟误差，同时还可以减少时钟电路的功耗。

在一种可能的实现方式中，缓冲模块包括m个缓冲器，m为正整数，m≥n。m个缓冲器形成具有一个根节点和n个叶子节点的树形时钟结构，根节点与每个叶子节点间的路径长度相等。位于根节点位置的缓冲器的输入端为缓冲模块的输入端，位于n个叶子节点位置的n个缓冲器的输出端为 缓冲模块的n个输出端。

由于时钟信号经过相同数量的缓冲器到达不同的门控时钟单元，使得时钟电路中非公共路径上的时钟路径长度相同，进一步可以减低时钟信号的时钟误差。

在一种可能的实现方式中，时钟电路还包括第二多路选择器。第二多路选择器的输出端与缓冲模块的输入端连接。使用该时钟电路传输时钟信号时，从第二多路选择器的地址输入端输入时钟选择信号，从所二多路选择器的所述第一数据输入端输入时钟源信号，从第二多路选择器的所述第二数据输入端输入测试时钟信号，输出端输出时钟源信号或测试时钟信号。缓冲模块的输入端接收从第二多路选择器的输出端输出的时钟源信号或测试时钟信号。当第二多路选择器从输出端输出测试时钟信号时，与至少一个第一多路选择器连接的门控时钟单元根据测试使能端接收的测试逻辑信号、数据端从缓冲模块的输出端接收的测试时钟信号，从输出端输出时钟信号；和当第二多路选择器从输出端输出时钟源信号时，与至少一个第一多路选择器连接的门控时钟单元根据使能端从对应的第一多路选择器的输出端接收的分频逻辑信号或门控逻辑信号以及数据端从所述缓块的输出端接收的时钟源信号，从输出端输出时钟信号。

本发明的传输时钟信号的方法，即可以输入时钟源信号，又可以输入测试时钟信号，使得门控时钟单元可以在功能模式下根据门控逻辑信号或分频逻辑信号输出与时钟源对应的时钟信号，且使得门控时钟单元可以在测试模式下根据门控逻辑信号或分频逻辑信号以及测试逻辑信号输出与测试时钟信号对应的时钟信号。

在一种可能的实现方式中，每个门控时钟单元为icgc。

本发明的传输时钟信号的方法，使用icgc作为门控时控单元，不但可以减小芯片的面积，还可以提高时钟信号的质量。而且本发明的时钟电路可以输出占空比为1：(2n-1)的分频时钟信号，n大于或等于1。

在一种可能的实现方式中，m个缓冲器形成h型时钟网络结构。

本发明的传输时钟信号的方法，m个缓冲器形成h型时钟网络结构，可以进一步节省时钟电路的功耗。

结合第三种可能的实现方式，在第四种可能的实现方式中，h型时钟网络使用高层金属。

本发明的传输时钟信号的方法中，h型时钟网络结构采用高层金属，可以增加缓冲器驱动的距离，降低时钟路径的长度，所以可以较小时钟时延，提高时钟信号的质量。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术的时钟电路的示意性结构图。

图2是本发明一个实施例的时钟电路的示意性结构图。

图3是本发明一个实施例的时序示意图。

图4是本发明另一个实施例的时序示意图。

图5是本发明一个实施例的缓冲模块的示意性结构图。

图6是本发明另一个实施例的时钟电路的示意性结构图。

图7是本发明另一个实施例的时钟电路的示意性结构图。

图8是本发明另一个实施例的时钟电路的示意性结构图。

图9是本发明一个实施例的传输时钟信号的方法的示意性流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面先举例介绍本发明实施例的时钟电路的应用场景。集成了本发明实施例的时钟电路的数字集成电路可以组成处理器。该处理器的处理需要依赖周期性的时钟脉冲来驱动，即时钟信号输入到时钟电路后，经由时钟电路的传输，最终驱动处理器内部的单元和/或外部的设备运作，如处理器内部的逻辑单元、总线或输入输出接口。

为了更好地理解本发明实施例的时钟电路，下面先根据图1所示的电路结构介绍传统的时钟电路。图1中只是示例性的列出了时钟源信号输出到两 个负载的情况，但实际的时钟电路中可能有多个、甚至成百上千个负载，相应地有多条、甚至成百上千条时钟路径。

如图1所示，在第n条时钟路径上，输入时钟信号经过缓冲模块101中的缓冲器110和缓冲器120-n，从而增大时钟源信号的驱动能力；从缓冲器120-n输出的时钟源信号再输入到分频单元130-n(如分频数寄存器)，经分频单元130-n根据需要处理并输出分频后的时钟信号(如分频数寄存器设置为3，则输出3分频后的时钟信号)；分频单元130-n输出的分频后的时钟信号输入到门控时钟单元140-n的数据端142-n；门控时钟单元140-n的使能端141-n接收门控逻辑信号n；门控时钟单元140-n根据使能端141-n接收的门控逻辑信号n从输出端输出时钟信号n，如当门控逻辑信号n为高电平时，门控时钟单元140-n的输出端输出从数据端142-n输入的时钟信号，当门控逻辑信号为低电平时，门控逻辑信号n的输出端一直输出低电平，即此时不输出时钟信号

在图1提供的时钟电路中，每条路径上的时钟信号需要通过分频单元和门控时钟单元，才能到达负载，从而导致路径过长，结果就是时钟信号的传播时延过大，时钟路径上的功耗增大。

随着集成电路技术的快速发展，高性能芯片对时钟时延的要求越来越高，因此对时钟电路的结构要求也越来越高。为了传统时钟电路的问题，本发明实施例提出了如图2所示的时钟电路。

图2所示的本发明实施例的时钟电路包括缓冲模块110、n个多路选择器(120-1至120-n)和n个门控时钟单元(130-1至130-n)，n为正整数。

缓冲模块110包括一个输入端111和n个输出端(112-1至112-n)，输入端111用于接收输入时钟信号，n个输出端(112-1至112-n)用于输出时钟信号，n个输出端(112-1至112-n)与n个门控时钟单元(130-1至130-n)的数据端(132-1至132-n)一一连接，缓冲模块110用于增强输入端111输入的时钟信号的驱动能力，并将增强了驱动能力后的时钟信号从n个输出端(112-1至112-n)输出。n个多路选择器(120-1至120-n)的输出端(124-1至124-n)与n个门控时钟单元的使能端(131-1至131-n)一一连接。

n个多路选择器(120-1至120-n)用于根据地址输入端(123-1至123-n)接收的逻辑选择信号(逻辑选择信号1至逻辑选择信号n)，选择从输出端(124-1至124-n)输出第一数据输入端(121-1至121-n)接收的门控逻辑 信号(门控逻辑信号1至门控逻辑信号n)或第二数据输入端(122-1至122-n)接收的分频逻辑信号(分频逻辑信号1至分频逻辑信号n)。n个门控时钟单元(130-1至130-n)用于根据使能端((131-1至131-n))从对应的多路选择器的输出端(124-1至124-n)接收的分频逻辑信号(分频逻辑信号1至分频逻辑信号n)或门控逻辑信号(门控逻辑信号1至门控逻辑信号n)以及数据端(132-1至132-n)从缓冲模块110的输出端(112-1至112-n)接收的时钟信号，从输出端(133-1至133-n)输出时钟信号(输出时钟信号1至输出时钟信号n)。

图2提供的时钟电路中，输入时钟信号从缓冲模块110的输入端111输入缓冲模块110后，通过n个输出端(112-1至112-n)输出到n个门控时钟单元(130-1至130-n)的数据端(132-1至132-n)。输入时钟信号可以是晶体振荡器提供的时钟源信号。下面以第一个多路选择器120-1和第一个门控时钟单元130-1为例介绍门控时钟单元如何输出输入端接收的时钟信号。

输入时钟信号从缓冲模块110的输入端111输入缓冲模块110后，通过第一个输出端112-1输出到第一个门控时钟单元130-1的数据端132-1。此时，若需要从门控时钟单元130-1的输出端133-1输出对数据端132-1输入的时钟信号进行分频后的时钟信号，则此时从多路选择器120-1的第二数据输入端122-1输入分频逻辑信号1，且从多路选择器120-1的地址输入端123-1输入逻辑选择信号1，逻辑选择信号1控制多路选择器120-1选择从输出端124-1输出第二数据输入端122-1输入的分频逻辑信号1。此时，多路选择器120-1的第一数据输入端121-1可以输入门控逻辑信号1，也可以不输入门控逻辑信号1，因为逻辑选择信号1控制多路选择器120-1选择从输出端124-1输入第二数据输入端122-1输入的分频逻辑信号1，所以第一数据输入端121-1有没有输入门控逻辑信号均没有影响。

若多路选择器120-1从输出端124-1输出的分频逻辑信号1输入到门控逻辑单元130-1的使能端131-1，该分频逻辑信号1控制门控时钟单元130-1从输出端133-1输出从数据端132-1输入的时钟信号或暂停输出从数据端132-1输入的时钟信号，以实现输出端133-1输出的输出时钟信号1为数据端132-1输入的时钟信号分频后的时钟信号。

如图3所示，虚线为门控时钟单元130-1的数据端132-1接收的占空比为1:1的时钟信号，细实线为门控时钟单元130-1的使能端131-1接收的分 频逻辑信号1，粗实线为门控时钟单元130-1的输出端133-1输出的输出时钟信号1。门控时钟单元130-1为高电平使能，因此当分频逻辑信号1为低电平时，输出时钟信号1为低电平，当分频逻辑信号1为高电平时，输出端输出时钟信号。门控时钟单元130-1根据使能端131-1接收的分频逻辑信号和数据端132-1接收的时钟信号，最终从输出端133-1输出占空比为1:3的二分频时钟信号。

若暂时不需要从门控时钟单元130-1的输出端133-1输出对数据端132-1输入的时钟信号进行分频后的时钟信号或数据端132-1接收的时钟信号，则此时从多路选择器120-1的第一数据输入端121-1输入门控逻辑信号1，且从多路选择器120-1的地址输入端123-1输入逻辑选择信号1，逻辑选择信号1控制多路选择器120-1选择从输出端124-1输出第一数据输入端122-1输入的门控逻辑信号1。此时，多路选择器120-1的第二数据输入端121-1可以输入分频逻辑信号1，也可以不输入分配逻辑信号1，因为逻辑选择信号1控制多路选择器120-1选择从输出端124-1输入第一数据输入端122-1输入的门控逻辑信号1，所以第二数据输入端121-1有没有输入分频逻辑信号均没有影响。

如图4所示，虚线为门控时钟单元130-1的数据端132-1接收的占空比为1:1的时钟信号，细实线为门控时钟单元130-1的使能端131-1接收的分频逻辑信号1，粗实线为门控时钟单元130-1的输出端133-1输出的输出时钟信号1。门控时钟单元130-1为高电平使能，因此当分频逻辑信号1为低电平时，输出时钟信号1为低电平，当分频逻辑信号1为高电平时，输出端输出时钟信号101010。

在本发明实施例中，n个多路选择器接收的门控逻辑信号、分频逻辑信号和逻辑选择信号可以全部不同，也可以部分相同，甚至可以全部相同。

本发明实施例中的门控逻辑信号和分频逻辑信号可以由时钟电路所在芯片上的控制模块根据需要输出到n个多路选择器(120-1至120-n)。

本发明实施例中的时钟电路，输入时钟信号经过缓冲模块后，只需经过门控时钟单元即可根据分频逻辑信号输出分频后的时钟信号或根据门控逻辑信号输出或暂停输入时钟信号，从而可以缩短时钟路径，进而可以降低时钟信号的传输时延和减少时钟电路的功耗。同时还可以时钟误差和片上误差，且当分频比为n时，能够输出占空比为1：(2*n-1)的时钟信号。

另一方面，传统的时钟电路中，有的路径上可能只包括门控时钟单元，而有的路径既包括门控时钟单元，又包括分配单元，这使得不同路径上的路径长度不相同。为了保证不同路径上的路径长度不相同，传统时钟电路中，会在路径短的时钟路径上增加缓冲器，这会加大时钟电路的功耗。而本发明实施例的时钟信号从缓冲模块输出后，不用增加额外的缓冲器，所以可以进一步减小功耗。

如图5所示，图2提供的时钟电路中的缓冲模块110可以是由m个缓冲器构成的时钟树结构，该时钟树结构有一个根节点和n个叶子节点，且根节点到n个叶子节点中的每个叶子节点的路径长度相同。位于根节点处的缓冲器201-1的输入端为缓冲模块110的输入端111，用于接收输入时钟信号，该输入时钟信号通常为高频信号。位于n个叶子节点处的n个缓冲器(210-2、210-3……以及210-n)的输出端为缓冲模块110的n个输出端(112-1至112-n)，且与n个门控时钟单元的数据端一一相连。位于根节点处的缓冲器210-1分别到位于n个叶子节点处的n个缓冲器(210-2、210-3……以及210-n)之间的缓冲器的数目相等。

缓冲模块110包括的m个缓冲器可以增强输入端111接收的时钟信号的驱动能力，然后从n个输出端(112-1至112-n)输出到n个门控时钟单元的数据端(132-1至132-n)。

在集成有时钟电路的芯片制作完成后，一般需要对其进行测试，因此时钟电路还可以传输测试时钟信号，从而完成测试。

图6为本发明另一个实施例的时钟电路。图6所示的时钟电路与图2所示的时钟电路中相同的处理模块和单元以及信号表示的含义相同，此处不再赘述。图6所示的时钟电路与图2所示的时钟电路相比，还包括一个多路选择器140。多路选择器140的输出端143与缓冲模块的输入端111连接。

图6所示的时钟电路中，门控时钟单元130-1至门控时钟单元130-n的测试使能端(134-1至134-n)用于接收测试逻辑信号(测试逻辑信号1至测试逻辑信号n)。多路选择器140的地址输入端144用于输入时钟选择信号，第一数据输入端142用于接收测试时钟信号，第二数据输入端141用于接收时钟源信号，测试时钟信号通常为低频信号。

图6所示的时钟电路传输时钟信号时，可以分为功能模式和测试模式。功能模式下，多路选择器根据的地址输入端144接收的时钟选择信号选择从 输出端143输出第二数据输入端141接收的时钟源信号，该时钟源信号通过缓冲模块110输入到n个门控时钟单元(130-1至130-n)。n个门控时钟单元(130-1至130-n)的数据端(132-1至132-n)接收到缓冲模块110输出的时钟信号后，与图2所示的时钟电路的工作原理相同，此处不再赘述。

测试模式下，多路选择器140根据地址输入端144输入的时钟选择信号选择从输出端143输出第一数据输入端142接收的测试时钟信号，该测试时钟信号一般通过时钟电路所在的芯片外部的测试控制模块由芯片的引脚输入，通常为低频信号。该测试时钟信号通过缓冲模块110，由缓冲模块110的n个输出端(112-1至112-n)输出后，再从门控时钟单元130-1至门控时钟单元130-n中的每个门控时钟单元的输入端132-1至132-n输入。此时，门控时钟单元130-1至门控时钟单元130-n中的每个门控时钟单元的测试使能端134-1至134-n输入测试逻辑信号(测试逻辑信号1至测试逻辑信号n)。这n个测试逻辑信号也通过芯片外部的测试控制模块由芯片的引脚输入，且这n个测试逻辑信号可以全部相同，也可以部分相同，或全部不同。n个多路选择器(120-1至120-n)中每个多路选择器的地址输入端、第一数据输入端和第二数据输入端均可以不输入逻辑信号。

门控时钟单元130-1至门控时钟单元130-n中的全部或部分门控时钟单元的测试使能端134-1至134-n接收到测试逻辑信号后，根据各自接收的测试逻辑信号从输出端(132-1至132-n)输出数据端(132-1至132-n)接收到的测试时钟信号，或暂停输出数据端(132-1至132-n)接收到的测试时钟信号。当门控时钟单元130-1的数据端接收的测试时钟信号、测试势能端134-1接收的测试逻辑信号1、输出端133-1输出的输出时钟信号1的时序可以如图4所示。

本发明实施例的时钟电路，即可以输入时钟源信号，又可以输入测试时钟信号，使得门控时钟单元可以在功能模式下根据门控逻辑信号或分频逻辑信号输出与时钟源信号对应的时钟信号，又可以使得门控时钟单元在测试模式下根据测试逻辑信号输出或暂停输出测试时钟信号。

上述本发明实施例的时钟电路中，可以使用多种不同结构的门控时钟单元。如图2所示的时钟电路中，最简单的门控时钟单元可以为一个二输入的与门。与门的一个输入端为使能端，用于接收与之相连的多路选择器的输出端输出的门控逻辑信号或分频逻辑信号；与门的另一个输入端为数据端，用 于接收与之相连的缓冲器的输出端输出的时钟信号。

如图6所示的时钟电路中，最简单的门控时钟单元可以由一个或门和一个与门构成。或门的一个输入端为使能端，用于接收与之相连的多路选择器的输出端输出的门控逻辑信号或分频逻辑信号；或门的另一个输入端为测试使能端，用于接收测试逻辑信号。或门的输出端与与门的一个输入端相连，与门的另一个输入端为数据端，用于接收与之相连的缓冲器的输出端输出的时钟信号。

但通常情况下，为了保证时钟信号的质量，一般采用基于lat的门控时钟单元。常用的基于lat的门控时钟单元有icgc，icgc也可以称为icgu(integratedclockgatingunit)。icgc可以是高电平有效的门控时钟单元，即数据端接收的时钟信号为高电平时，输出端输出使能端接收的门控逻辑信号，数据端接收的时钟信号为低电平时，输出端继续输出上一时刻使能端接收的门控逻辑信号的信号。icgc也可以是低电平有效的门控时钟单元，此时，其工作原理与高电平有效时相反。

图6所示的时钟电路中的门控时钟单元为icgc时的时钟电路的示意性结构如图7所示。

图7中，n个门控时钟单元(130-1至130-n)中的门控时钟单元包括或门(151-1至151-n)、lat(150-1至150-n)、非门(152-1至152-n)和与门(153-1至153-n)。每个门控时钟单元内，或门的输出端与lat的一个输入端相连，lat的输出端与与门的一个输出端相连，非门的输出端与lat的另一个输入端相连，非门的输出端与与门的另一个输入端相连。

每个门控时钟单元的或门的一个输入端作为该门控时钟单元的使能端，与对应的多路选择器1的输出端相连，用于接收多路选择器输出的门控逻辑信号或门控逻辑信号；该或门的另一个输入端作为门控时钟单元的测试使能端，用于接收测试逻辑信号；非门与与门相连后的端口与对应的缓冲器的输出端相连，作为该门控时钟单元的数据端，用于接收时钟源信号或测试时钟信号；与门的输出端作为门控时钟单元的输出端，用于向负载输出时钟信号。

下面以多路选择器120-1和门控时钟单元130-1(假设门控时钟单元130-1为低电平有效的icgc)为例，并结合图3所示的时序图说明当门控时钟单元为icgc时的时钟信号的分频过程。

多路选择器120-1的第二数据端122-1接收的分频逻辑信号1如图3中 所示的分频逻辑信号1，多路选择器120-1根据地址端123-1接收的逻辑选择信号1选择从输出端124-1输出分频逻辑信号1，该分频逻辑信号1输入到或门151-1的一个输入端。

当门控时钟单元130-1的数据端132-1的时钟信号为图3所示的时钟信号的第一个低电平时，该低电平输入到非门151-1然后成为高电平输入到lat150-1，从而使得lat150-1的输出端输出或门151-1接收的分频逻辑信号1中的第二个高电平，lat150-1的输出端输出的高电平与数据端132-1接收的低电平同时输入到与门153-1后，与门153-1的输出端输出低电平，即数据端132-1的输出端133-1输出图3中的输出时钟信号中的第二个低电平。当门控时钟单元130-1的数据端132-1的时钟信号为图3所示的时钟信号的第二个高电平时，该高电平输入到非门151-1然后成为低电平输入到lat150-1，从而使得lat150-1的输出端输出或门151-1上一时刻接收的高电平，lat150-1的输出端输出的高电平与数据端132-1接收的高电平同时输入到与门153-1后，与门153-1的输出端输出高电平，即数据端132-1的输出端133-1输出图3中的输出时钟信号中的第一个高电平。

按照门控时钟单元130-1的上述工作原理可知，当门控时钟单元130-1的数据端132-1的时钟信号为图3所示的时钟信号的第四个高电平时，lat150-1的输出端输出或门151-1接收的分频逻辑信号1中的第四个高电平，lat150-1的输出端输出的高电平与数据端132-1接收的高电平同时输入到与门153-1后，与门153-1的输出端输出高电平，即数据端132-1的输出端133-1输出图3中的输出时钟信号中的第二个高电平。当门控时钟单元130-1的数据端132-1的时钟信号为图3所示的时钟信号的第六个高电平时，lat150-1的输出端输出或门151-1接收的分频逻辑信号1中的第六个高电平，lat150-1的输出端输出的高电平与数据端132-1接收的高电平同时输入到与门153-1后，与门153-1的输出端输出高电平，即数据端132-1的输出端133-1输出图3中的输出时钟信号中的第三个高电平。

若多路选择器120-1的第一数据端121-1接收的门控逻辑信号1如图4中所示的门控逻辑信号1，多路选择器120-1根据地址端123-1接收的逻辑选择信号1选择从输出端124-1输出门控逻辑信号1，该门控逻辑信号1输入到或门151-1的一个输入端。然后门控时钟单元130-1的输入端132-1接收如图4所示的时钟信号，则与上述分频的过程相同，门控时钟单元130-1 中的与门153-1的输出端输出如图4所示的输出时钟信号1，即门控时钟单元130-1的输出端133-1输出如图4所示的输出时钟信号1。

本发明实施例的时钟电路，使用icgc作为门控时控单元，不但可以减小芯片的面积，还可以提高时钟信号的质量。而且本发明的时钟电路可以输出占空比为1：(2n-1)的分频时钟信号，n大于或等于1。

本发明实施例中，m个缓冲器可以构成h型树状网络结构的缓冲模块110。

图7所示的时钟电路中的缓冲模块为h型时钟网络结构时的结构示意图如图8所示。

图8中的缓冲模块110为由缓冲器构成的h型时钟网络结构，每个门控时钟单元的数据端与该h型时钟网络结构中的一个叶子节点相连。h型时钟网络结构是一种层次化的结构，路径高度对应。h树需要一个对称的理想结构，需要每一级都是用完全相同的时钟缓冲单元。

本发明实施例的时钟电路中，h型时钟网络结构可以采用高层金属以及大驱动的缓冲器。这样，单个缓冲器所驱动的距离大大增加，可以降低每条时钟路径在缓冲模块处的路径长度，从而可以进一步减小时钟延时，提升时钟质量。

h型时钟网络结构也可以采用如低层金属，只是其减低延时及提升时钟质量的效果可能会不如采用高层金属。

上面结合图2至图8介绍了本发明的时钟电路的实施例，下面结合图9介绍本发明使用图2至图8的时钟电路进行时钟信号的传输的实施例。

图9为本发明一个实施例的传输时钟信号的方法的示意性流程图。

s901，时钟电路包括缓冲模块、n个第一多路选择器和n个门控时钟单元，n为正整数。缓冲模块包括一个输入端和n个输出端，缓冲模块的n个输出端与n个门控时钟单元的数据端一一连接；n个第一多路选择器的输出端与n个门控时钟单元的使能端一一连接。使用该时钟电路传输时钟信号时，缓冲模块增强输入端接收到的时钟信号的驱动能力，并从n个输出端输出增强驱动能力后的时钟信号。

s902，从至少一个第一多路选择器的地址输入端输入逻辑选择信号，从至少一个第一多路选择器的第一数据端输入门控逻辑信号，从至少一个第一多路选择器的第二数据端输入分频逻辑信号，至少一个第一多路选择器的输 出端根据逻辑选择信号从输出端输出分频逻辑信号或门控逻辑门控信号。

s903，与至少一个第一多路选择器连接的门控时钟单元根据使能端从对应的第一多路选择器的输出端接收的分频逻辑信号或门控逻辑信号以及数据端从缓冲模块的输出端接收的时钟信号，从输出端输出时钟信号。

本发明的传输时钟信号的方法，时钟源信号直接输入到门控时钟单元，然后门控时钟单元根据多路选择器选择输出的分频逻辑信号和门控逻辑信号将时钟源输出，从而使得时钟源信号只需经过一级门控时钟单元就可以到达负载，从而缩短时钟路径，且保证不同通路上的时钟路径的长度相同，进而可以减低时钟源信号的传输时延、时钟误差和片上误差，同时还可以减少时钟电路的功耗。

应理解，图9所示本发明实施例的传输时钟信号的方法可对应于图2至图8中的时钟电路，并且本发明实施例的传输时钟信号的方法可以实现图2至图8所示的时钟电路中的各个单元的上述和/或其他功能，为了简洁，在此不再赘述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方， 或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(rom，read-onlymemory)、随机存取存储器(ram，randomaccessmemory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。