本发明涉及一种占空比稳定和低抖动时钟电路，属于集成电路时钟系统涉及领域，主要用来稳定高速时钟信号的占空比，降低时钟抖动，有效提高时钟系统的性能。
背景技术：
随着通信技术、计算机技术、微电子技术的高速发展，电子技术的应用已渗透到经济国防领域的各个角落，各种高性能的电子产品不断涌现。A/D转换器将广泛应用于传感器的数据处理及采集通道中，是这些应用领域中电子系统的核心器件。常规通信系统中接收机一般要使用多级下变频，将射频信号转换成足够低的中心频率，以便在可能的频率下通过A/D转换器对信号进行采样，并由系统内部的数字处理部件对信号进行处理。每一次下变频增加了复杂性，有时会产生不希望的效应，限制了总的系统性能。随着A/D转换器大动态范围和高采样率的实现，现在许多情况下对射频直接采样或通过一级下变频是可行的。这减少了下变频的级数，也消除了由多级变频引起的复杂性和信号失真。这种总体设计就需要发展最先进的高速、高精度A/D转换器，它对于通信系统简单化和高保真性能所有直接提高的作用。
据资料报道采样率1GSPS以上的A/D转换器在电路结构上主要是采用全并行(Flash)和自校准折叠(Folding)以及双沿采样(DES)结构。全并行结构在速度方面具有优势，但随着精度的提高，其功耗和芯片面积非常大，所以目前主要采用的就是折叠/插值和双沿采样结构，可以在精度和速度方面良好折中。尤其是目前越来越得到重视的双沿采样(DES)结构设计技术，即时钟上升沿和下降沿都对信号进行采样，由于它能够成倍地增加A/D转换器的转换速率，现在已经在许多12位A/D转换器中得到应用，相信随着一些技术的突破，将会在更高精度的A/D转换器中发挥明显作用。由于双沿采样(DES)结构在时钟上升沿和下降沿都对信号进行采样，故输入时钟的占空比需要恰好为50％。
如图1所示，理想情况下，时钟的占空比应该为50％，而且没有任何抖动，在实际的情况中，时钟信号源通常是由外部晶振产生并供给的，不但无法稳定地获得其占空比与精度，更无法满足整体A/D转换器系统的要求。
技术实现要素：
因此在片内专门设计占空比稳定和低抖动时钟电路是很有必要的。在DES采样结构A/D转换器对其使用的时钟信号有着极为严苛的要求，时钟信号的占空比、时钟抖动等参数都直接影响到A/D转换器的信噪比(SNR)、有效位(ENOB)、无杂散动态范围(SFDR)等关键性能。所以设计优秀的时钟系统是提高A/D转换器性能参数的关键性问题。因此占空比稳定和低抖动时钟电路成为超高速A/D转换器的核心单元。
本发明解决的技术问题是：克服现有技术的不足，提出一种占空比稳定和低抖动时钟电路，避免输入时钟的占空比误差和时钟抖动影响超高速A/D转换器信噪比与无杂散动态范围，满足超高速A/D转换器对时钟信号的要求。
本发明目的通过以下技术方案予以实现：一种占空比稳定和低抖动时钟电路，包括：所述的时钟电路包括时钟驱动放大器、电荷泵、输出时钟下降沿触发电路、输出时钟上升沿触发电路、输出时钟波形稳定电路以及电荷泵锁相环，其中，时钟驱动放大器，对片外差分时钟输入进行整形得到整形信号，并将整形信号输出至输出时钟下降沿触发电路；电荷泵，接收输出时钟波形稳定电路输出的反馈时钟，检测该反馈时钟的占空比，产生与之对应的控制电压，并将控制电压输出至输出时钟上升沿触发电路；输出时钟下降沿触发电路，接收时钟驱动放大器输出的整形信号和输出时钟波形稳定电路输出的反馈时钟，产生下降沿控制脉冲，并将下降沿控制脉冲输出至输出时钟波形稳定电路；输出时钟上升沿触发电路，接收电荷泵产生的控制电压和输出时钟波形稳定电路输出的反馈时钟，产生上升沿控制脉冲，并将上升沿控制脉冲输出至输出时钟波形稳定电路；输出时钟波形稳定电路，接收下降沿控制脉冲、上升沿控制脉冲以及自身输出的反馈时钟，产生输出时钟，并将输出时钟输出至电荷泵锁相环；电荷泵锁相环，接收输出时钟波形稳定电路的输出时钟，产生高速低抖动时钟信号。
上述占空比稳定和低抖动时钟电路中，所述输出时钟下降沿触发电路包括：M1a MOS管、M2a MOS管、M3a MOS管、M4a MOS管、INV1a反相器和NOR1a或非门；其中，输出时钟CLK_OUT的反相延迟信号I34_ZN分别连接至M2a MOS管和M3a MOS管的栅极，M1a MOS管的源极连接电源，M1a MOS管的漏极连接M2a MOS管的源极，M2a MOS管的漏极和M3a MOS管的漏极连接至反相器INV1a的输入端，M3a MOS管的源极接地，INV1a反相器的输出端I21_ZN和输入时钟的同相延迟信号I18_ZN分别连接至NOR1a或非门的两个输入端，NOR1a或非门的输出端I27_ZN连接至M4a MOS管的栅极，M4a MOS管的漏极接地，M4a MOS管的源极连接输出时钟CLK_OUT。
上述占空比稳定和低抖动时钟电路中，所述输出时钟上升沿触发电路包括：M1b MOS管、M2b MOS管、M3b MOS管、M4b MOS管、M5b MOS管、M6b MOS管、M7b MOS管、M8b MOS管、M9b MOS管、M10b MOS管、M11b MOS管、INV1b反相器、INV2b反相器、INV3b反相器、INV4b反相器和NAND1b与非门；其中，输出时钟CLK_OUT的反相延迟信号I34_ZN分别连接至M1b MOS管、M2b MOS管、M8b MOS管和M9b MOS管的栅极，M1b MOS管、M4b MOS管、M8b MOS管和M11b MOS管的源极连接电源，M1b MOS管的漏极和M2b MOS管的源极相连结点为M125_D，通过大电容接地，结点M125_D连接M5b MOS管和M6b MOS管的栅极，M2b MOS管的漏极连接M3b MOS管的漏极，M3b MOS管的栅极接电压VZ，M4b MOS管和M7b MOS管的栅极连接INV1b反相器的输出端，M4b MOS管的漏极连接M5b MOS管的源极，M5b MOS管的漏极和M6b MOS管的漏极M128_D连接INV1b反相器的输入端，M6b MOS管的源极连接M7b MOS管的漏极，INV1b反相器、INV2b反相器和INV3b反相器串联，INV3b反相器的输出端连接M10b MOS管的栅极，M8b MOS管的漏极和M9b MOS管的源极连接INV4b反相器的输入端，M9b MOS管的漏极连接M10b MOS管的漏极，INV4b反相器的输出端I23_ZN和INV2b反相器的输出端I38_ZN分别连接NAND1b与非门的两个输入端，NAND1b与非门的输出端I28_ZN连接M11b MOS管的栅极，M3b MOS管、M7b MOS管和M10b MOS管的源极接地。
上述占空比稳定和低抖动时钟电路中，所述电荷泵电路包括：M1c MOS管、M2c MOS管、M3c MOS管、M4c MOS管、M5c MOS管、M6c MOS管、M7c MOS管和M8c MOS管；其中，输出时钟CLK_OUT的反相延迟信号I34_ZN分别连接至M2c MOS管和M3c MOS管的栅极，M1c MOS管和M8c MOS管的源极连接电源，M1c MOS管的栅极连接M8c MOS管的栅极，M1c MOS管的漏极连接M2c MOS管的源极，M2c MOS管的漏极和M3c MOS管的漏极M118_D连接M5c MOS管的栅极，结点M118_D通过大电容接地，M3c MOS管的源极连接M4c MOS管的漏极，M4c MOS管、M6c MOS管和M7c MOS管的栅极连接M6c MOS管、M7c MOS管和M8c MOS管的漏极以及M5c MOS管的源极，结点为电压VZ，M5c MOS管的漏极通过电阻接电源，M4c MOS管、M6c MOS管和M7c MOS管的源极接地。
上述占空比稳定和低抖动时钟电路中，所述输出时钟波形稳定电路包括：M1d MOS管、M2d MOS管、M3d MOS管、M4d MOS管、M5d MOS管、INV1d反相器、INV2d反相器和INV3d反相器；其中，INV1d反相器和INV2d反相器串联，INV1d反相器的输出端连接M5d MOS管的栅极，INV2d反相器的输出端连接M1d MOS管和M4d MOS管的栅极，M1d MOS管和M2d MOS管的源极连接电源，M1d MOS管的漏极接M2d MOS管的栅极和M4d MOS管、M5d的MOS管源极，M4d MOS管、M5d MOS管的漏极连接M3d MOS管的栅极和INV3d反相器的输出端，M2d MOS管的漏极和M3d MOS管的漏极接INV3d反相器的输入端，M3d MOS管的源极接地。
上述占空比稳定和低抖动时钟电路中，所述电荷泵锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器；其中，鉴频鉴相器检测出输入参考时钟Fref与分频器分频之后时钟Fn的相位差和频率差，产生能够控制电荷泵充电状态和放电状态的相应UP电压信号和DOWN电压信号；电荷泵将UP电压信号和DOWN电压信号分别转换成充电电流信号和放电电流信号，对环路滤波器进行充放电；环路滤波器将电荷泵输出的脉冲信号转换成直流模拟控制信号Vctrl；压控振荡器根据控制直流模拟控制信号Vctrl的大小调整输出时钟频率Fvco，使通过分频器后的信号频率与输入参考时钟频率相等。
上述占空比稳定和低抖动时钟电路中，所述鉴频鉴相器包括：第一触发器、第二触发器、延时单元和缓冲器；其中，第一触发器的输出信号和第二触发器的输出信号经过延时单元分别反馈到第一触发器的的复位端和第二触发器的复位端，第一触发器的输出信号和第二触发器的输出信号与缓冲器输入端相连接。
上述占空比稳定和低抖动时钟电路中，所述电荷泵是一个正反馈系统，当电荷泵输出电压VZ降低时，电荷泵中正负电流源的电流分别被增大和减小。
上述占空比稳定和低抖动时钟电路中，所述输出时钟上升沿触发电路的节点M125_D电压的下降速度决定了时钟上升沿的时间。
本发明与现有技术相比具有如下有益效果：
(1)本发明的时钟电路具有占空比稳定的功能，可以将输出时钟占空比调节到45％～55％，满足在DES采样结构A/D转换器应用中对时序的苛刻要求；
(2)本发明的时钟电路具有降低抖动的功能，可以将输出时钟抖动降至120fs以下，满足在高频应用中对时序的苛刻要求；
(3)本发明的鉴相器电路采用动态鉴频鉴相器的电路结构，实现了高速鉴相，在D触发器的复位路径中加入了由异或门和反相器组成的延迟单元，使窄脉冲信号有足够的时间到达高电平，有效消除死区，减小电路的抖动；
(4)本发明电荷泵是一个正反馈系统，当VZ降低时，电荷泵中正负电流源的电流分别被增大和减小，于是M118_D的电压会更快上升到较高水平，有利于提高占空比稳定器的整体收敛速度。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是现有技术中理想时钟与实际时钟的相位关系示意图；
图2是本发明实施例提供的时钟电路原理示意图；
图3(a)是本发明实施例提供的下降沿触发电路的结构示意图；
图3(b)为本发明实施例提供的下降沿触发电路的工作时序示意图；
图4(a)为本发明实施例提供的上升沿触发电路的结构示意图；
图4(b)为本发明实施例提供的上升沿触发电路的工作时序示意图；
图5为本发明实施例提供的电荷泵电路的结构示意图；
图6(a)为本发明实施例提供的输出时钟波形稳定电路的结构示意图；
图6(b)为本发明实施例提供的输出时钟波形稳定电路的工作时序示意图；
图7为本发明实施例提供的电荷泵锁相环的结构示意图；
图8为本发明实施例提供的动态鉴频鉴相器电路的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
由于通信系统中对时钟速度的需求逐步扩展到了GHz的范围内，时钟的某些性能如相位噪声以及时钟抖动，在模拟及混合信号系统中成为了对于芯片而言至关重要的参数。在具有高速高精度性能需求的A/D转换器系统中，时钟边沿信号的误差通常会限制数字与模拟接口之间的最大传输速率，会增大通信链接中的比特误码率，甚至会影响模数转换器的动态性能。
如图2所示，本发明的实施例提供了一种占空比稳定和低抖动时钟电路，该电路由时钟驱动放大器201、电荷泵202、输出时钟下降沿触发电路203、输出时钟上升沿触发电路204、输出时钟波形稳定电路205、以及电荷泵锁相环206组成。其中，
时钟驱动放大器201，对片外差分时钟输入进行整形得到整形信号，提高时钟信号幅值的同时加大时钟沿的斜率，并将整形信号输出至输出时钟下降沿触发电路203；电荷泵202，接收输出时钟波形稳定电路205输出的反馈时钟，检测该反馈时钟的占空比，产生与之对应的控制电压，并将控制电压输出至输出时钟上升沿触发电路204；输出时钟下降沿触发电路203，接收时钟驱动放大器201输出的整形信号和输出时钟波形稳定电路205输出的反馈时钟，产生下降沿控制脉冲，并将下降沿控制脉冲输出至输出时钟波形稳定电路205；输出时钟上升沿触发电路204，接收电荷泵202产生的控制电压和输出时钟波形稳定电路205输出的反馈时钟，产生上升沿控制脉冲，并将上升沿控制脉冲输出至输出时钟波形稳定电路205；输出时钟波形稳定电路205，接收下降沿控制脉冲、上升沿控制脉冲以及自身输出的反馈时钟，产生输出时钟，并将输出时钟输出至电荷泵锁相环206；电荷泵锁相环206，接收输出时钟波形稳定电路205的输出时钟，产生高速低抖动时钟信号。
具体的，时钟驱动放大器201的作用是对片外差分时钟输入进行整形，提高时钟信号幅值的同时加大时钟沿的斜率。电荷泵202的作用是检测输入时钟占空比，产生与之对应的控制电压VZ。输出时钟下降沿触发电路203使输出时钟的下降沿与输入时钟下降沿保持一致。输出时钟上升沿触发电路204可以根据输入时钟的占空比检测结果，以输出时钟下降沿为基准，调节输出时钟上升沿位置，使输出时钟的占空比最终稳定到50％。输出时钟波形稳定电路205根据上升沿与下降沿控制电路产生的沿控制脉冲产生完整的输出时钟。电荷泵锁相环206的作用是将时钟抖动控制在120fs以内。
如图3(a)所示，输出时钟下降沿触发电路203包括：M1a MOS管、M2a MOS管、M3a MOS管、M4a MOS管、INV1a反相器和NOR1a或非门；其中，输出时钟CLK_OUT的反相延迟信号I34_ZN分别连接至M2a MOS管和M3a MOS管的栅极，M1a MOS管的源极连接电源，M1a MOS管的漏极连接M2a MOS管的源极，M2a MOS管的漏极和M3a MOS管的漏极连接至反相器INV1a的输入端，M3a MOS管的源极接地，INV1a反相器的输出端I21_ZN和输入时钟的同相延迟信号I18_ZN分别连接至NOR1a或非门的两个输入端，NOR1a或非门的输出端I27_ZN连接至M4a MOS管的栅极，M4a MOS管的漏极接地，M4a MOS管的源极连接输出时钟CLK_OUT。
具体的，输出时钟下降沿触发电路203中I34_ZN为输出时钟CLK_OUT的反相延迟信号，I21_ZN为I34_ZN的延迟信号，I18_ZN是输入时钟的同相延迟信号，I27_ZN是输出时钟下降沿触发脉冲。根据信号关系可以得到CLK_OUT为高电平时各信号的初始状态如图3(b)。当I18_ZN的下降沿到来，I27_ZN变为高电平，于是触发得到CLK_OUT的下降沿。随后，延迟t1后I34_ZN跳变为高电平，延迟t2后I21_ZN跳变为高电平，得到触发脉冲信号I27_ZN的下降沿。可以看到，I18_ZN的下降沿间接触发得到输出时钟的下降沿。下降沿触发脉冲的宽度由延时t1与t2控制，这个延时要仔细优化以满足输出时钟电路波形构造电路的要求。输出时钟上升沿触发电路204的节点M125_D电压的下降速度决定了时钟上升沿的时间。
如图4(a)所示，输出时钟上升沿触发电路204包括：M1b MOS管、M2b MOS管、M3b MOS管、M4b MOS管、M5b MOS管、M6b MOS管、M7b MOS管、M8b MOS管、M9b MOS管、M10b MOS管、M11b MOS管、INV1b反相器、INV2b反相器、INV3b反相器、INV4b反相器和NAND1b与非门；其中，输出时钟CLK_OUT的反相延迟信号I34_ZN分别连接至M1b MOS管、M2b MOS管、M8b MOS管和M9b MOS管的栅极，M1b MOS管、M4b MOS管、M8b MOS管和M11b MOS管的源极连接电源，M1b MOS管的漏极和M2b MOS管的源极相连结点为M125_D，通过大电容接地，结点M125_D连接M5b MOS管和M6b MOS管的栅极，M2b MOS管的漏极连接M3b MOS管的漏极，M3b MOS管的栅极接电压VZ，M4b MOS管和M7b MOS管的栅极连接INV1b反相器的输出端，M4b MOS管的漏极连接M5b MOS管的源极，M5b MOS管的漏极和M6b MOS管的漏极M128_D连接INV1b反相器的输入端，M6b MOS管的源极连接M7b MOS管的漏极，INV1b反相器、INV2b反相器和INV3b反相器串联，INV3b反相器的输出端连接M10b MOS管的栅极，M8b MOS管的漏极和M9b MOS管的源极连接INV4b反相器的输入端，M9b MOS管的漏极连接M10b MOS管的漏极，INV4b反相器的输出端I23_ZN和INV2b反相器的输出端I38_ZN分别连接NAND1b与非门的两个输入端，NAND1b与非门的输出端I28_ZN连接M11b MOS管的栅极，M3b MOS管、M7b MOS管和M10b MOS管的源极接地。
具体的，根据信号关系可以得到CLK_OUT为低电平时各信号的初始状态如图4(b)。M125_D在I34_ZN高电平时以恒定速率缓慢泄放电荷，当其电压下降到低于后端反相电路的输入低电平阈值VL时，反相电路输出M128_D翻转到高电平，并触发I38_ZN输出变为高电平，这时，上升沿触发信号I28_ZN降为低电平，从而得到CLK_OUT的上升沿。随后，t3延迟后I34_ZN变为低电平，再经过t4延时后触发I23_ZN电平翻转，从而得到上升沿触发信号I28_D的上升沿，也就决定了I28_ZN的脉宽是t3与t4的合；与此同时，M125_D电位开始上升，当其电位上升到后端反相电路的输入高电平阈值VH时，I128_ZN与I38_ZN复位到低电平。
如图5所示，电荷泵电路202包括：M1c MOS管、M2c MOS管、M3c MOS管、M4c MOS管、M5c MOS管、M6c MOS管、M7c MOS管和M8c MOS管；其中，输出时钟CLK_OUT的反相延迟信号I34_ZN分别连接至M2c MOS管和M3c MOS管的栅极，M1c MOS管和M8c MOS管的源极连接电源，M1c MOS管的栅极连接M8c MOS管的栅极，M1c MOS管的漏极连接M2c MOS管的源极，M2c MOS管的漏极和M3c MOS管的漏极M118_D连接M5c MOS管的栅极，结点M118_D通过大电容接地，M3c MOS管的源极连接M4c MOS管的漏极，M4c MOS管、M6c MOS管和M7c MOS管的栅极连接M6c MOS管、M7c MOS管和M8c MOS管的漏极以及M5c MOS管的源极，结点为电压VZ，M5c MOS管的漏极通过电阻接电源，M4c MOS管、M6c MOS管和M7c MOS管的源极接地。
在上述过程中可以看到，M125_D的下降速度决定了时钟上升沿的时间。而它的下降速度是由电荷泵输出电压控制的。从如图5电荷泵电路202中可以看到，当输出时钟的占空比小于50％时，M118_D电压占空比为50％时有所提高，于是电荷泵输出电压VZ降低，上升沿触发电路的泄放电荷速度降低，于是，上升沿触发时间延后，也就意味着输出时钟的占空比被调低。如此循环几个周期后，输出时钟的占空比收敛到50％。同理可得时钟占空比大于50％时的占空比稳定过程。
可以看到，这里的电荷泵是一个正反馈系统，当VZ降低时，电荷泵中正负电流源的电流分别被增大和减小，于是M118_D的电压会更快上升到较高水平，有利于提高占空比稳定器的整体收敛速度。
如图6(a)所示，输出时钟波形稳定电路205包括：M1d MOS管、M2d MOS管、M3d MOS管、M4d MOS管、M5d MOS管、INV1d反相器、INV2d反相器和INV3d反相器；其中，INV1d反相器和INV2d反相器串联，INV1d反相器的输出端连接M5d MOS管的栅极，INV2d反相器的输出端连接M1d MOS管和M4d MOS管的栅极，M1d MOS管和M2d MOS管的源极连接电源，M1d MOS管的漏极接M2d MOS管的栅极和M4d MOS管、M5d的MOS管源极，M4d MOS管、M5d MOS管的漏极连接M3d MOS管的栅极和INV3d反相器的输出端，M2d MOS管的漏极和M3d MOS管的漏极接INV3d反相器的输入端，M3d MOS管的源极接地。
如图6(b)所示，根据输出时钟波形稳定电路205分析可以得到其高电平与低电平稳定过程。脉冲触发信号出现后，经过t时间的延迟后，才能被输出时钟波形构造电路稳定，因此，触发脉冲宽度应大于延时t。
如图7所示，电荷泵锁相环206包括鉴频鉴相器701、电荷泵702、环路滤波器703、压控振荡器704和分频器705。鉴频鉴相器701检测出输入参考时钟Fref与分频器705分频之后时钟Fn的相位差和频率差，产生能够控制电荷泵702充电状态和放电状态的相应电压信号UP和DOWN。电荷泵电路702将UP信号和DOWN信号转换成充电、放电电流信号，对环路滤波器703内部电容进行充放电。环路滤波器703将电荷泵输出的脉冲信号转换成直流模拟控制信号Vctrl。压控振荡器704根据控制电压Vctrl的大小调整输出时钟频率Fvco，使通过分频器后的信号频率与输入参考时钟频率尽量接近。整个环路形成了一个反馈系统，输出信号最终在频率和相位上与参考时钟信号同步，并达到锁定状态。
如图8所示，鉴频鉴相器701包括：第一触发器7011、第二触发器7012、延时单元7013和缓冲器7014；其中，第一触发器7011的输出信号和第二触发器7012的输出信号经过延时单元7013分别反馈到第一触发器的7011的复位端和第二触发器7012的复位端，第一触发器7011的输出信号和第二触发器7012的输出信号与缓冲器7014输入端相连接。
具体的，鉴频鉴相器701由两个边沿触发的可复位D触发器、一个延迟单元和一个缓冲单元组成。其中，在D触发器的复位路径中加入了由异或门和反相器组成的延迟单元，使窄脉冲信号有足够的时间到达高电平，有效消除死区，减小电路的抖动。同时，缓冲单元在使用反相器的基础上加入了互补传输门，保证了信号UP和DOWN开、关电荷泵的延迟时间相同，防止了控制电压的周期性减幅振荡引起电路抖动。
本实施例的时钟电路具有占空比稳定的功能，可以将输出时钟占空比调节到45％～55％，满足在DES采样结构A/D转换器应用中对时序的苛刻要求；本实施例的时钟电路具有降低抖动的功能，可以将输出时钟抖动降至120fs以下，满足在高频应用中对时序的苛刻要求；本实施例的鉴相器电路采用动态鉴频鉴相器的电路结构，实现了高速鉴相，在D触发器的复位路径中加入了由异或门和反相器组成的延迟单元，使窄脉冲信号有足够的时间到达高电平，有效消除死区，减小电路的抖动。
以上所述的实施例只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。