小的VTUNE反馈给相对延迟单元100。通过这种方 式，00与090之间的相位误差被减小，并且最终相位误差接近90度。
[0029] 相对地，当相位误差，可以由输出信号00和090之间的相位差表示，小于90度时， 环路调谐电压VTUNE，也即等于（VDN-VUP)XGain_amp，被增大，并且增大的VTUNE反馈给相 对延迟单元100。通过这种方式，00与090之间的相位误差被增大，并且最终相位误差接近 90度。
[0030] 最终的状态由图2C显示，其中VUP的直流（DC)值与VDN的直流（DC)值相等。也 就是说，VUP的平均值与VDN的平均值相等，并且VTUNE满足目标相位误差，并且相对延迟 单元100不再需要调整四个延迟信号DELO、DEL90、DEL180、DEL270。
[0031] 图3是表示IQ鉴相器输入与输出信号间传送特性的曲线图。如图3所示，输入 IQ相位误差与输出之间存在线性关系，也即，第一电压信号VDN与第二电压信号VUP之间 的差。符号\mp - vdn表示电压信号间的差的平均值。IQ鉴相器的增益为t在实际应用 中，IQ鉴相器110在[0，n]沮围内工作。在环路被锁定以后，IQ鉴相器110将会在.1'保持 稳定，也就意味着信号发生器10产生正交四相位信号。
[0032] 图4A是表示IQ鉴相器的一个实施例的框图。图4A只示出了一个实施例，然而 本领域的普通技术人员可以理解IQ鉴相器的实施例不仅限于图4A所表示的。具体来说， IQ鉴相器110A包括启动单元400、四个IQ鉴相（PD)模块412、414、416以及418、两个或 门422和424以及两个滤波器432和434。启动单元400与图1所示的相对延迟单元100 耦接。启动单元400包括第一与门402、第二与门404、第三与门406和第四与门408。每 一个与门402、404、406和408的第一输入端口被配置为接收四个延迟信号DELO、DEL90、 DEL180、DEL270中的一个，并且第一和第三与门402与406的第二输入端口被配置为接收 逻辑高电平，也表示为"1"，第二和第四与门404和408的第二输入端口被配置为接收启动 信号START。
[0033]启动单元400提供的初始的启动信号作为最初的输出信号00、090、0180以及 0270。举例来说启动信号可以是正阶跃信号。
[0034] 第一IQ鉴相模块412、第二IQ鉴相模块414、第三IQ鉴相模块416以及第四IQ 鉴相模块418中的每一个都具有第一输入端口和第二输入端口（I，Q分支），被配置为接收 四个与门402、404、406和408中的两个相邻与门的输出。具体来说，第一IQ鉴相模块412 接收第一与门402和第二与门404的输出。第二IQ鉴相模块414接收第二与门404和第 三与门406的输出。第三IQ鉴相模块416接收第三与门406与第四与门408的输出，第四 IQ鉴相模块418接收第四与门408与第一与门402的输出。IQ鉴相模块412、414、416和 418的实现将在以下给出。
[0035] 第一或门422连接到第一和第三IQ鉴相模块412和416。第一或门422输出信 号V0_180。第二或门424连接到第二和第四IQ鉴相模块414和418。第二或门424输出 信号V90_270。
[0036] 第一滤波器432连接到第一或门422并且基于第一或门422的输出V0_180产生 第二电压信号VUP。第二滤波器434连接到第二或门424并且根据第二或门424的输出 V90_270产生第一电压信号VDN。第一或门422被配置为对正交信号00和0180相加，并输 出信号V0_180,信号V0_180是输出信号（00, 0180)的两倍频。或门424被配置为对正交 信号090和0270相加，并输出信号V90_270,信号V90_270是输出信号（090,0270)的两倍 频。差分信号V0_180以及V90_270分别由滤波器432与434被转换为直流（DC)电压VUP 和VDN。
[0037] 图4B表示IQ鉴相器的另一个实施例的框图。在上文对于图4A已经描述的组件 的细节于此省略。在图4B中，第一与第二滤波器432B与434B中的每一个可以通过一个电 阻和一个接地的电容实现。
[0038] 图5是表不IQ鉴相模块的实施例的框图。如图5所不，第一、第二、第三与第四IQ 鉴相模块412、414、416以及418中的每一个可以通过电路50实现。电路50包括第一非门 500,第一与非门510,以及第二非门520。第一非门500包括IQ鉴相模块的第二输入端口， 被配置为接收四个与门402、404、406和408中的两个相邻与门的其中一个输出（Q分支）。 第一与非门510的第一输入端口连接到非门500,第一与非门510的第二输入端口包括IQ 鉴相模块的第一输入端口，被配置为接收四个与门402、404、406和408中的两个相邻与门 的另一个输出（I分支）。第二非门520连接到第一与非门510的输出。
[0039] 图5所示的IQ鉴相模块50可以根据电平进行鉴相。IQ鉴相单元50具有简单的 结构并且适用于宽频带信号的鉴相并生成正交本振信号。当四个延迟信号DELO、DEL90、 DEL180以及DEL270的占空比为50%时，鉴相模块50的鉴相范围为0-180度。可选地，当 延迟信号的占空比偏离50%时，IQ鉴相模块50的鉴相范围下降。举例来说，当四个延迟信 号DELO、DEL90、DEL180以及DEL270的占空比为25%时，鉴相模块50的鉴相范围为0-90 度。为了保证IQ鉴相模块50的正常操作，输入信号的占空比应当在25 %到75 %的范围之 内。在实际应用中，大部分信号满足以上条件。
[0040] 图6是表不IQ鉴相模块另一个实施例的框图。第一、第二、第三和第四IQ鉴相模 块412、414、416和418中的每一个可以由电路60实现。电路60包括第三非门600、第四 非门610、第五非门660、第二与非门620、第三与非门630、第四与非门640以及第五与非门 650。
[0041] 第三非门600包括IQ鉴相模块的第一输入端口。也就是说，第三非门600被配置 为接收四个与门402、404、406以及408中的两个相邻与门的输出中的一个（I分支）。第四 非门610包括IQ鉴相模块的第二输入端口，也就是说，第四非门610被配置为接收四个与 门402、404、406以及408中的两个相邻与门的输出中的另一个（Q分支）。
[0042] 第二与非门620的第一输入端口接收第三非门600的输出。第二与非门620的第 二输入端口接收第五与非门650的输出。第二与非门620的输出连接到第三与非门630的 第一输入端口和第五与非门的第一输入端口。第三与非门630的第二输入端口连接到第四 与非门640的输出。第三与非门630的输出端口连接到第五与非门650的第二输入端口。 第四与非门640的第二输入端口与第五与非门650的第三输入端口都连接到第四非门610 的输出。第五非门660连接到第五与非门650的输出。
[0043] 图7是表示相对延迟单元的框图。相对延迟单元进一步包括固定延迟模块700与 可控延迟模块710。如图1所示的环路滤波器130通信耦接到可控延迟模块710,并且可控 延迟模块710基于调谐电压VTUNE调节四个延迟信号DELO、DEL90、DEL180与DEL270中的 两个延迟信号DEL90与DEL270的延迟。差分输入信号CK_IP和CK_IN既被输入到固定延迟 模块700也被输入到可控延迟模块710。固定延迟模块700输出第一和第三延迟信号DEL0 与DEL180,可控延迟模块710输出第二和第四延迟信号DEL90与DEL270。如图7所示，固 定延迟模块700的输出是第一延迟信号DEL0以及第三延迟信号DEL180,它们被认为是具有 相对于差分输入信号CK_IP和CK_IN的固定延迟时间h的基准信号。可控延迟单元710的 输出是第二延迟信号DEL90和第四延迟信号DEL270,其具有相对于差分输入信号CK_IP和 CK_IN的可控延迟时间t+h。也就是说，第二延迟信号DEL90与第四延迟信号DEL270的延 迟是由固定延迟时间h以及可控延迟时间At之和决定的。可控延迟时间At是由延迟 锁相环控制的，即信号发生器。也就是说，第一和第三延迟信号DEL0和DEL180的延迟时间 是相同的，并且第二与第四延迟信号DEL90和DEL270的延迟时间是相同的。第一和第二延 迟信号DEL0和DEL90的延迟时间差是由调谐电压信号控制的。
[0044] 图8是表示相对延迟单元的一个实施例的框图。相对延迟单元100'具有固定延 迟模块800和可控延迟模块810。固定延迟模块800包括第一