统的框图；
[0045] 图33至图35示出可应用根据本发明的若干实施例的半导体电路的示例性半导体 系统。
【具体实施方式】
[0046] 图1是根据本发明的第一实施例的半导体电路的电路示图。
[0047] 参照图1，根据本发明的第一实施例的半导体电路1包括第一电路10、第二电路 20、第S电路30、锁存器40、第一保持器电路50、第二保持器电路60和控制电路NR1至NR3 W及GR1 和GR2。
[0048] 第一电路10可基于输入数据D的电压电平、锁存器输入节点ZZ的电压电平和时 钟信号CK的电压电平来确定反馈节点FB的电压电平。
[0049] 如图所示，第一电路10可包括晶体管P1、晶体管P2、晶体管N2和晶体管N1，其中， 晶体管P1针对输入数据D被口控并提供电源电压VDD，晶体管P2针对时钟信号CK的电压 电平被口控并将晶体管P1的输出传输到反馈节点FB，晶体管N2针对输入数据D的电压电 平被口控并提供地电压，晶体管N1针对锁存器输入节点ZZ的电压电平被口控并将晶体管 N2的输出传输到反馈节点FB。
[0050] 在示出的实施例中，晶体管P1、P2、N1和N2可彼此串联地连接在电源电压VDD和 地电压之间，但是本发明的各方面不限于此。另外，一些晶体管P1和P2可包括例如PMOS 晶体管，其它晶体管N1和N2可包括例如NMOS晶体管，但是本发明的各方面不限于此。 [0化1] 第二电路20可基于时钟信号CK的电压电平对锁存器输入节点ZZ预充电。
[0052] 第二电路20可包括晶体管P3,晶体管P3针对时钟信号CK的电压电平被口控并将 从晶体管NR1提供的电源电压VDD传输到锁存器输入节点ZZ。
[0化3] 该里，晶体管P3可包括例如PMOS晶体管，但是本发明的各方面不限于此。
[0054] 第S电路30可基于反馈节点FB的电压电平和时钟信号CK的电压电平下拉锁存 器输入节点ZZ。
[0化5] 第S电路30可包括晶体管M和晶体管N3,其中，晶体管M针对时钟信号CK的电 压电平被口控并提供地电压，晶体管N3针对反馈节点FB的电压电平被口控并将晶体管M的输出传输到锁存器输入节点ZZ。
[0化6] 该里，晶体管N3和M可包括例如NMOS晶体管，但是本发明的各方面不限于此。 [0化7] 锁存器40可基于时钟信号CK的电压电平和锁存器输入节点ZZ的电压电平来输 出输出数据Q。
[0化引详细地，锁存器40可包括晶体管P4、晶体管N6和晶体管N5,其中，晶体管P4针对 锁存器输入节点ZZ的电压电平被口控并提供电源电压VDD，晶体管N6针对锁存器输入节点 ZZ的电压电平被口控并提供地电压，晶体管N5针对时钟信号CK的电压电平被口控并将晶 体管N6的输出传输到反相输出节点QN。该里，晶体管N6可将反相输出节点QN的电压电平 保持在地电压。
[0化9] 另外，锁存器40可包括晶体管P5、晶体管P6和晶体管N7,其中，晶体管P5针对NOR口GR2的输出被口控并提供电源电压VDD，晶体管P6针对时钟信号CK的电压电平被口 控并将晶体管P5的输出传输到反相输出节点QN，晶体管N7针对NOR口GR2的输出被口控 并将晶体管N6的输出提供给反相输出节点QN。该里，晶体管P5可将反相输出节点QN的电 压电平保持在电源电压VDD。
[0060] 另外，锁存器40可包括晶体管P7和晶体管N8,其中，晶体管P7针对反相输出节点 QN的电压电平被口控并可将电源电压VDD输出为输出数据Q，晶体管P8针对反相输出节点 QN的电压电平被口控并可将地电压输出为输出数据Q。
[0061] 该里，晶体管P4、N5和N6可构成基于时钟的反相器，其中，所述反相器根据时钟信 号CK的电压电平使锁存器输入节点ZZ的电压电平反相W将反相后的电压电平输出到反相 输出节点QN;晶体管P7和P8可构成反相器，其中，所述反相器使反相输出节点QN的电压 电平反相并将反相后的电平输出为输出数据Q，但是本发明的各方面不限于此。
[0062] 同时，在示出的实施例中，在锁存器40中包括的晶体管P4至P7可包括例如PMOS 晶体管，晶体管N5至N8可包括例如NMOS晶体管，但是本发明的各方面不限于此。另外，在 示出的实施例中，锁存器40被配置为包括晶体管P4至P7和晶体管N5至N8，但是本发明的 各方面不限于此。锁存器40的配置可根据需要按多种方式变化。
[0063] 控制电路NR1至NR3W及GR1和GR2可根据被供应的控制信号R来控制根据本发 明的第一实施例的半导体电路1执行不同操作。
[0064] 在示出的实施例中，控制电路NRl至NR3W及GRl和GR2可包括例如控制半导体 电路1执行复位操作的复位电路。
[0065] 控制电路NR1至NR3W及GR1和GR2可包括晶体管NR1、晶体管NR2、晶体管NR3、 反相器GR1和NOR口GR2,其中，晶体管NR1针对复位信号R的电压电平被口控并将电源电 压VDD传输至晶体管P3,晶体管NR2针对反相复位信号RN的电压电平被口控并将晶体管 N9的输出传输到晶体管N3,晶体管NR3针对复位信号R的电压电平被口控并将地电压提供 给锁存器输入节点ZZ，反相器GR1使复位信号R的电压电平反相并输出反相复位信号RN， NOR口GR2接收作为第一输入的反相输出节点QN的电压电平和作为第二输入的复位信号R 的电压电平，执行NOR运算并操作NOR运算的结果。
[0066] 在示出的实施例中，晶体管NR1可包括例如PM0S晶体管，晶体管NR2和NR3可包 括例如NM0S晶体管，但是本发明的各方面不限于此。
[0067] 在示出的实施例中，如图所示，晶体管NR1可被配置为包括在第二电路20中，晶体 管NR2和NR3可被配置为包括在第S电路30中，NOR口GR2可被配置为包括在锁存器40 中。
[0068] 第一保持器电路50可将锁存器输入节点ZZ或反馈节点FB的电压电平保持在第 一电平（例如，在下文中将被缩写为H的高电平）。
[0069] 第一保持器电路50可包括晶体管P8和晶体管P9,其中，晶体管P8针对反馈节点 FB的电压电平被口控并将电源电压VDD提供给锁存器输入节点ZZ，晶体管P9针对锁存器 输入节点ZZ的电压电平被口控并将电源电压VDD提供给反馈节点FB。
[0070] 在示出的实施例中，在第一保持器电路50中包括的晶体管P8和P9可包括例如 PM0S晶体管，但是本发明的各方面不限于此。
[0071] 第二保持器电路60可将反馈节点FB的电压电平保持在第二电平（例如，在下文 中将被缩写为L的低电平）。
[0072] 第二保持器电路60可包括反相器G1和晶体管N9,其中，反相器G1使反馈节点FB 的电压电平反相，晶体管N9针对反相器G1的输出被口控并将地电压提供给反馈节点FB。
[0073] 在示出的实施例中，在第二保持器电路60中包括的晶体管N9可包括例如NM0S晶 体管，但是本发明的各方面不限于此。
[0074] 同时，在本发明的一些实施例中，当必要时可不提供第一保持器电路50和第二保 持器电路60。也就是说，本发明不限于图1中示出的结构。
[0075] 在本发明中，如图1中所示，时钟信号CK被用于操作触发器，同时避免使用反相时 钟信号，从而避免时钟信号CK的反相元件的功耗。另外，避免了使用用于传输时钟信号CK 和时钟信号的反相信号的传输口或=态反相器，从而避免了由于时钟信号和反相时钟信号 的切换而导致的在传输口的寄生电容和=态反相器的栅极电容中的开关功耗。
[0076] 另外，由于通过口控输入数据D和时钟信号CK而形成的触发器的内部信号具有数 据依赖性，因此与每次切换时钟信号和反相时钟信号的电路相比，很可能减少开关功耗。因 此，时钟信号CK、输入数据D、基于输入数据D和时钟信号CD产生的并具有数据依赖性的内 部信号被使用，从而在保持触发器的性能的同时实现低功耗。此电路架构技术也可被应用 于W下实施例。
[0077] 图2和图3示出图1中示出的半导体电路的操作。
[007引参照图1至图3,根据本实施例的半导体电路1根据复位信号R的电压电平执行表 1中所列的操作。
[0079] [表U
[0080]
【主权项】
1. 一种根据被供应的控制信号执行不同操作的半导体电路，所述半导体电路包括： 第一电路，基于输入数据的电压电