的上升沿在信号CKV 14的对应上升沿之后抵达，则晶体管204和216导通，从而提供从节点OUT 18到接地的导电路径，而节点0UT_B 20处的电压维持在VDD。在图2B中，在时段(T4-T3)期间，重置信号RESET 26被示为处于低电平，从而致使节点OUT 18和0UT_B 20被充电至供电电压VDD。在重置操作之后，信号REF 16的上升沿262被示为在时间T5出现，而信号CKV 14的上升沿被示为在时间T4出现。因为T5发生在T4之后，节点OUT 18被从VDD放电至较低的电压电平V2。节点OUT 18的电压电平从VDD到V2的压降取决于时段(T5-T4)。换言之，信号REF 16和CKV 14的对应边沿(即跳变时间)的抵达时间之间的延迟越长，节点OUT 18的电压电平的压降就越大。如以下进一步阐述的，跨节点OUT 18和0UT_B 20的差分电压由模数转换器转换成数字信号，模数转换器的输出电压表不TDC的输出。
[0037]图3是根据本发明的另一示例性实施例的T2V转换器225的示意图。T2V 225 (其是图1的T2V 150的一个实施例)被示为包括晶体管238、240、242、258、260、262、反相器230、232、234、250、252、254、以及电容器 236 和 256。
[0038]T2V 225以和T2V转换器200相同的方式工作，除了在T2V转换器225中，响应于重置信号RESET 16，NMOS晶体管242和262致使输出节点OUT 18和0UT_B 20被充电至参考电压Vref。在这一重置之后，任一个晶体管240、258被导通以形成从节点OUT 18到供电电压Vchg的导电路径，或者反过来，晶体管260、238被导通以形成从节点0UT_B 20到供电电压Vchg的导电路径。具体来说，取决于信号REF 16和CKV 14的上升沿的相对定时，使得节点OUT 18或0UT_B 20中的一者的电压能够从Vref提升，而另一节点的电压维持在Vref。这一电压提升的幅度取决于信号CKV 14和REF 16的对应边沿的抵达时间之间的差。
[0039]如果信号REF 16的上升沿在信号CKV 14的对应上升沿之前抵达，则晶体管240、258导通以在节点OUT 18和供电电压Vchg之间形成导电路径。因此，使得节点OUT 18的电压能够被提升。节点OUT 18的电压电平的提升取决于由信号CKV 14和REF 16的上升沿的抵达时间之间的差定义的时段。这一差越大，节点OUT 18处的电压提升就越高。由于晶体管260和238在这一时段期间保持截止，因此节点0UT_B 20处的电压维持在电压Vref。节点OUT 18和节点0UT_B 20的电压的差被转换成数字信号，该数字信号表示TDC的输出电压。在一个实施例中，Vref是接地电势。
[0040]类似地，如果信号REF 16的上升沿在信号CKV 14的对应上升沿之后抵达，则晶体管260、238导通以在节点0UT_B 20和供电电压Vchg之间形成导电路径。因此，使得节点0UT_B 20的电压能够被提升。节点0UT_B 20的电压电平的提升取决于由信号CKV 14和REF 16的上升沿的抵达时间之间的差定义的时段。这一差越大，节点0UT_B 20处的电压提升就越高。由于晶体管240和258在这一时段期间保持截止，因此节点OUT 18处的电压维持在电压Vref。节点OUT 18和节点0UT_B 20的电压的差被转换成数字信号，该数字信号表示TDC的输出电压。
[0041]图4是根据本发明的另一示例性实施例的T2V转换器250的示意图。T2V转换器250 (其是图1的T2V 150的一个实施例)类似于T2V转换器225，除了 T2V转换器250包括第一和第二电容器组280、290，代替电容器244、264。电容器组280和290是逐次逼近寄存器(SAR)ADC的一部分。因此，在这些实施例中，ADC的电容器组被集成在T2V电路系统内。
[0042]电容器组280包括N个电容器282i以及N个开关284 i，其中i是从I到N变化的整数。每个电容器282i的第一端耦合到节点OUT 18。每个电容器282 i的第二端经由相关联的开关281耦合到供电电压Vref，开关284 i响应于信号PhiP的N位中的一位而断开或闭合。换言之，当N位信号PhiP的位i被断言以便闭合相关联的开关28七时，电容器282 ,的第二端接收到电压Vref。
[0043]类似地，电容器组290包括N个电容器292JP N个开关294 1<3每个电容器2924勺第一端耦合到节点0UT_B 20。每个电容器292i的第二端经由相关联的开关294 3禹合到供电电压Vref，开关29七响应于信号PhiN的N位中的一位而断开或闭合。换言之，当N位信号PhiN的位i被断言以便闭合相关联的开关291时，电容器292 i的第二端接收到电压Vref0如以下进一步描述的，使用ADC将跨电容器组280、290的输出节点OUT 18、0UT_B 20的差分电压转换成数字信号。
[0044]图5是根据本发明一个示例性实施例的图1的ADC 300的简化框图。虽然图5的ADC 300被示为是SAR ADC，但是可以理解，ADC 300可以是任何ADC。ADC 300被适配成将跨节点OUT 18、0UT_B 20供应的差分电压转换成N位的数字信号。
[0045]ADC 300被示为包括比较器310、控制逻辑320、以及以上参照图4描述的电容器组280、290。电容器组280、290的电容器282JP 292 i对节点OUT 18、0UT_B 20的电压进行采样，并保持这些电压供比较器310进行比较。比较器310的输出是跨比较器的输出端P、N供应的轨对轨差分电压。控制逻辑320被适配成将出现在跨比较器310的输出端P、N的差分电压数字化以生成一对N位差分信号B[1:N]和BB [1: N]，这对差分信号表示TDC的输出。控制电容器组280、290的开关28七和294 i的差分信号PhiP[1:N]和PhiN[1:N]也由控制逻辑320生成。
[0046]图6A和7A —起是根据本发明的一个示例性实施例的图1的边沿检测器100的示意图。图6A是适配成生成时钟信号Fref 12的多个相位的可调整延迟链450的示意图。图7A是适配成生成信号CKV 14和REF 16的逻辑电路500的框图。
[0047]如在图6A中可见，延迟链450被示为包括延迟锁定环440、缓冲器群404、406、408、410、412、414、以及放置在各个缓冲器之间的可变电容器群424、426、428、430、432、434。可使用延迟锁定环440来改变可变电容器的电容，使得跨在其输入和输出端处具有可变电容器的各个缓冲器中的任意缓冲器的延迟是信号DCO 10的周期的四分之一。因此，跨缓冲器406、408、410、412和414的延迟是信号DCO 10的周期的四分之一。图6B是信号Fref 12 和由延迟链 450 生成的延迟信号 Fref_dl 42、Fref_d2 44、Fref_d3 46、Fref_d448、Fref_d5 50和Fref_d6 52中的每一个延迟信号的时序图。如所见到的，跨每个缓冲器的延迟是信号DCO 10的周期的四分之一。
[0048]参照图7A，逻辑电路500包括触发器502、506、512、514、反相器504、以及OR (或)门508。在信号FREF 12的每个周期期间，逻辑电路500滤除信号DCO 10的所有跳变(边沿)，除了被检测为在时间上最靠近信号FREF 12的跳变的DCO 10边沿。这样检测到的DCO10边沿被作为输出信号CKV 14来供应。信号FREF 12的对应边沿被作为输出信号REF 16
来供应。
[0049]信号Fref_d2 44和DCO 10被分别施加到触发器502的时钟和数据输入端。假设信号DCO 10领先信号Fref_d2 44，如图7B中所示。相应的，在信号Fref_d2 44的上升沿上，触发器502的输出信号(即信号SYNC_CKV 54)作出低到高的跳变(即变为高)，进而致使OR门508的输出(即信号EN 58)变高。由于信号EN 58和DCO 10分别被施加到触发器512的数据和时钟输入端，因此在信号DCO 10的下一上升沿，信号CKV 14变高。此夕卜，由于信号VDD和Fref_d6 52分别被施加到触发器514的数据和时钟输入端，因此在信号Fref_d6 52的下一上升沿，信号REF 16变高。此外，由于信号Fref_d2 44和Fref_d652间隔一个DCO 10周期，因此信号REF 16在信号DCO 10的基本上一个周期之后被断言。信号SYNC_CKVB 56是信号SYNC_CKV 54的逆。因此，当信号SYNC_CKV 54为高时，在信号Fref_d5 50的下一上升沿，触发器506的输出Q变为低。随后，当信号SYNC_CKV 54变为低时，信号EN也变为低，直到接收到信号Fref_d5 50的下一跳变。
[0050]图7B是与逻辑块500相关联的数个信号的时序图，此时信号DCO10被假设在相位上领先信号Fref_d2 44。信号DCO 10和Fref_d2 44被显示为分别在时间Tl和T2处被断言，其中Tl出现在T2之前。信号SYNC_CKV 54和EN 58在时间T3和T4处被断言，反映出跨触发器502和OR逻辑508的延迟。信号DCO 10的下一上升沿出现在时间T5。在时间T6，信号CKV 14和REF 16被断言，反映出跨触发器510和512的延迟。
[0051]图7C是与逻辑块500相关联的数个信号的时序图，此时信号CKV14被假设在相位上滞后于信号Fref_d2 44。在时间Tl，信号DCO 10被假设变为低。在时间T2，信号Fref_d2 44被断言，从而致使信号SYNC_CKVB 56在T3变为高。在时间T4，信号DCO 10被显示为变为高。在时间T6 (其是时间T2之后信号DCO 10的3/4个周期)，信号Fref_d5 50变为高，从而致使信号EN 58在T6变为高。在时间T7 (其是时间T2之后信号DCO 10的I个周期