后(在一个示例情况中为127秒)再发起一次重对齐，以保证在由于可能的测量误差导致原始测量是错误的而PLL未完全锁定到高速参考时钟的情况下适当的重对齐。
[0058]图8示出了锁定检测器11。它包括确定总相位差何时落在低于一可配置阈值的参考-同步对齐检测器22，和确定PLL何时锁定到高频参考的正常PPL锁定检测器23。当块22和23都指示锁定时，两个块的输出经过“与”门24以给出锁定指示。
[0059]参考或同步输入中的任何错误或PLL锁定丢失都将迫使状态机返回到“重置”状态并随后再次执行测量。
[0060]因此，本发明的实施例使用高速过程执行相位测量而使用低速过程执行对齐，这使得其自身容易实现。参考-同步测量模块可容许低频输入同步和高频输入参考之间的不齐，并允许适当的对齐而不管低频输入同步相对于高频输入参考的相对位置(领先或落后)。
[0061]参考-同步测量模块6还允许输出时钟对齐到低频输入同步的非活跃沿，并且还允许补偿由不同的布线和引脚负载所导致的低频同步和高频参考之间的静态延迟差。
[0062]参考-同步测量模块6和参考-同步对齐状态机7允许PLL输出时钟到低频同步的周期性和自动重对齐。它们也可以在初始对齐之后自动执行额外的重对齐以补偿测量误差，所述测量误差可能是由于在PLL尚未达到稳定的锁定状态时执行对齐导致的。
[0063]参考-同步测量模块6和参考-同步对齐状态机7还能够在PLL获得到高频参考时钟的锁定时，或在临时干扰之后低频同步信号重新出现时，自动执行重对齐。
[0064]本领域技术人员应当理解，这里的任何框图代表实施本发明原理的说明性电路的概念图。例如，可通过使用专用硬件以及能够执行软件的硬件联合适当的软件提供一处理器。当由处理器提供时，功能可由单个专用处理器、由单个共享处理器、或由其中某些可被共享的多个单独处理器提供。并且，术语“处理器”的明确使用不应被视为排他地指代能够执行软件的硬件，而是隐含地可包括，但不限于，数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(R0M)、随机存取存储器(RAM)和非易失性存储设备。还可以包括其他硬件，传统的和/或定制的。并且，可以理解，在此描述的块可实现为软件模块。
【主权项】
1.一种同时将锁相环同步到高频和低频时钟的方法，包括: (i)将锁相环的一个输出锁定到高频参考时钟； (?)以高速率测量高频参考时钟和锁相环输出之间的第一相位差； (iii)以高速率测量低频参考时钟和锁相环输出之间的第二相位差； (iv)以低速率从所述第一和第二相位差计算高频和低频时钟之间的第三相位差； (ν)以低速率组合所述第三相位差和所述第二相位差以获得总相位差；以及 (vi)以低速率调整锁相环的输出以减小所获得的总相位差。2.如权利要求1所述的方法，其特征在于，持续以低速率对锁相环的输出进行调整以减小总相位差直到一重对齐间隔期满。3.如权利要求2所述的方法，其特征在于，在重对齐间隔期满之际，该方法循环回到步骤(?)ο4.如权利要求1所述的方法，其特征在于，计算低频参考时钟的一参考沿和最接近低频参考时钟的该参考沿的高频参考时钟的一参考沿之间的第三相位差。5.如权利要求4所述的方法，其特征在于，所述参考沿是上升沿。6.如权利要求1至5中任一项所述的方法，其特征在于，进一步包括在重对齐间隔期间监控总相位差并当相位误差小于一阈值时声明相位锁定。7.一种锁相环，包括: 一复用器，被配置为响应于一选择信号选择至少两个参考输入中的一个，其中所述参考输入中的至少一个是高频时钟并且所述参考输入中的至少一个是低频时钟； 一受控振荡器，被配置为产生一锁定到高频参考时钟的输出； 一环路滤波器，被配置为向受控振荡器施加一控制信号； 一反馈环路，被配置为提供一反馈信号； 一相位检测器，被配置为将反馈信号的相位与所选择的一个参考输入信号进行比较以向环路滤波器提供误差信号； 以高速率操作的一相位测量模块，被配置为测量高频参考时钟和锁相环输出之间的第一相位差；以及 一相位检测器，以高速率测量低频参考时钟和锁相环输出之间的第二相位差；以及 以低速率操作的一相位对齐模块，被配置为: (i)从第一和第二相位差计算低频和高频时钟之间的第三相位差； (?)将所述第三相位差和所述第二相位差组合以获得总相位差；以及 (iii)调整锁相环的输出以减小所获得的总相位差。8.如权利要求7所述的锁相环，其特征在于，进一步包括相位检测器和环路滤波器之间的最大时间间隔误差(MTIE)模块，并且其中所述相位对齐模块被配置为调整所述MTIE模块中的一相位偏移以减小所述总相位差。9.如权利要求7或8所述的锁相环，其特征在于，所述对齐模块是一状态机，包含在其间由所述相位测量模块执行所述相位测量的“测量”状态，其中计算总相位差的“对齐”状态，以及其中减小总相位差以将输出与低频时钟重对齐的“等待”状态。10.如权利要求9所述的锁相环，其特征在于，状态机被配置为保持在“等待”状态直到重对齐间隔期满，在重对齐间隔期满之际，状态机循环回到“测量”状态。11.如权利要求9或10所述的锁相环，其特征在于，状态机被配置为在选自由以下事件构成的组中的一个或多个事件之际发起重对齐:计时器期满，上电，重置，PLL获得到高频参考时钟的锁定，低频参考时钟在暂时不可用之后恢复，和PLL从延续模式切换到正常锁定模式。12.如权利要求9至11中任一项所述的锁相环，其特征在于，状态机被配置为在第一次对齐到低频参考时钟发生之后，它在一预定时长后再发起至少一次重对齐以保证获得适当的重对齐。13.如权利要求7至12中任一项所述的锁相环，其特征在于，进一步包括一锁定检测器，用于当总相位差落在低于所配置的阈值时声明一锁定指示。14.如权利要求13所述的锁相环，其特征在于，锁定检测器进一步包括用于检测到高频时钟的锁定的正常锁定检测器，和一“与”门，“与”门用于当相位对齐模块和正常锁定检测器都指示在预定容限内的锁定时输出锁定指示。15.如权利要求7至14中任一项所述的锁相环，其特征在于，相位测量模块包括被配置为检测高频和低频时钟参考沿的沿检测器，和被配置为检测参考沿和输出之间相位差的相位检测器。16.如权利要求7至15中任一项所述的锁相环，其特征在于，进一步包括用于生成所述选择信号以选择所述参考输入中的一个的参考选择状态机。17.如权利要求16所述的锁相环，其特征在于，进一步包括被配置为确定参考输入的质量并向参考选择状态机提供输入的参考监控器。18.如权利要求7至17中任一项所述的锁相环，其特征在于，受控振荡器是数控振荡器。
【专利摘要】锁相环通过以下步骤同时同步到高频和低频时钟：(i)将锁相环的一个输出锁定到高频参考时钟；(ii)以高速率测量高频参考时钟和锁相环输出之间的第一相位差；(iii)以高速率测量低频参考时钟和锁相环输出之间的第二相位差；(iv)以低速率从所述第一和第二相位差计算高频和低频时钟之间的第三相位差；(v)以低速率组合所述第三相位差和所述第二相位差以获得总相位差；以及(vi)以低速率调整锁相环的输出以减小所获得的总相位差。
【IPC分类】H03L7/085, H03L7/08
【公开号】CN105264776
【申请号】CN201480024142
【发明人】K·米特里科, P·施拉姆, T·扎加, D·科尔比, C·张, 德 瓦尔克 R·范
【申请人】美高森美半导体无限责任公司
【公开日】2016年1月20日
【申请日】2014年4月29日
【公告号】US8907706, US20140320181, WO2014176673A1