相器136、第三输出反相器145以及第四输出反相器146用以提高输出信号OUT以及反相输出信号0UTB的驱动能力，也就是，缩短输出信号OUT以及反相输出信号OUTB的上升时间以及下降时间。
[0090]互为反相且同步的第一信号S1以及第二信号S2以及互为反相且同步的第三信号S3以及第四信号S4，为产生具有50%工作周期的输出信号OUT以及反相输出信号0UTB的必要条件。然而，传输门与反相器的延迟时间不同，导致第一传输门112以及第三输入反相器114所产生的延迟时间以及第二传输门122以及第七输入反相器124所产生的延迟时间不一致。
[0091]然而，传输门以及反相器之间所产生的延迟时间不一致，造成了频率信号CLK至第一信号S1以及第二信号S2的延迟时间不同，并且反相频率信号CLKB至第三信号S3以及第四信号S4的的延迟时间不同，并且在不同程度的工艺变异的情况下，延迟时间的差异更是显著。在无法确认第一信号S1以及第二信号S2之间以及第三信号S3以及第四信号S4之间同步的情况下，更无法确认产生的输出信号OUT以及反相输出信号0UTB的工作周期为 50%。
[0092]图3是显示根据本发明的另一实施例所述的信号产生电路的电路图。如图3所示，信号产生电路300包括第一 P型晶体管301、第二 P型晶体管302、第一 N型晶体管303、第二 N型晶体管304、第一反相器305、第二反相器306以及第三反相器307。根据本发明的一实施例，为了增加输入的频率信号CLK的驱动能力，可在频率信号CLK后增加一或多个反相器。
[0093]第一 P型晶体管301根据频率信号CLK的控制，将供应电压VS提供至第一节点N1，第二 P型晶体管302根据频率信号CLK的控制，将第一节点N1耦接至第二节点N2。第一 N型晶体管303耦接于第一节点N1以及第二节点N2之间，且接收频率信号CLK的控制。第二 N型晶体管304根据频率信号CLK，将第一节点N1耦接至接地端GND。
[0094]第一反相器305用以将第二节点N2的信号反相，并输出第一信号S1。第二反相器306耦接于第一节点N1以及第三节点N3之间，第三反相器307将第三节点N3的信号反相而为第二信号S2。根据本发明的一实施例，为了使得反相器的上升时间与下降时间大体上相同，因此将反相器的转态点设为供应电压VS的一半，也就是，当反相器的输入信号大于一半的供应电压VS时，则反相器输出低逻辑电平:当反相器的输入信号小于一半的供应电压VS时，反相器则输出高逻辑电平。
[0095]根据本发明的一实施例，当频率信号CLK由高逻辑电平转变至低逻辑电平时，频率信号CLK至第一信号S1经过第一 P型晶体管301的上升延迟时间以及第二 P型晶体管302的上升延迟时间而将第二节点N2充电至高逻辑电平，再经过第一反相器305下降延迟时间而将第一信号S1由高逻辑电平转变为低逻辑电平。也就是，频率信号CLK由高逻辑电平转变至低逻辑电平时，频率信号CLK至第一信号S1经过两个上升延迟时间以及一个下降延迟时间。
[0096]同样的，当频率信号CLK由高逻辑电平转变至低逻辑电平时，频率信号CLK至第二信号S2经过第一 P型晶体管301的上升延迟时间、第二反相器306下降延迟时间以及第三反相器307的上升延迟时间。也就是，频率信号CLK至第二信号S2同样经过两个上升延迟时间以及一个下降延迟时间。
[0097]综上所述，为了使频率信号CLK至第一信号S1以及第二信号S2具有相同的延迟时间，第二 P型晶体管302的上升延迟时间必须与第三反相器307的上升延迟时间相互匹配，第一反相器305的上升延迟时间必须与第二反相器306的上升延迟时间相互匹配。同样的，第一 N型晶体管303下降延迟时间必须与第三反相器307下降延迟时间匹配，第一反相器305下降延迟时间必须与第二反相器306下降延迟时间匹配。
[0098]根据本发明的一实施例，当第一反相器305的晶体管的宽长比与第二反相器306的晶体管的宽长比相同时，第一反相器305以及第二反相器306的上升延迟时间以及下降延迟时间即可匹配。根据本发明的一实施例，可调整第二 P型晶体管302以及第三反相器307的P型晶体管的宽长比，使其具有相同的上升延迟时间，同样的调整第一 N型晶体管303以及第三反相器307的N型晶体管的宽长比，使其具有相同的下降延迟时间。根据本发明的一实施例，各反相器的P型晶体管以及N型晶体管的宽长比可以是相同或不同
[0099]根据本发明的另一实施例，为了电路布局的方便，第一P型晶体管301的宽长比与第二 P型晶体管302的宽长比相同，并且第一 N型晶体管303的宽长比与第二 N型晶体管304的宽长比相同。然而第三反相器307的P型晶体管的宽长比，小于第二 P型晶体管302的宽长比，以补偿第二 P型晶体管302因基体效应所产生的较大通道电阻值。同样的，第三反相器307的N型晶体管的宽长比，小于第一 N型晶体管303的宽长比，以补偿第一 N型晶体管303因基体效应所产生的较大通道电阻值。
[0100]图4是显示根据本发明的另一实施例所述的工作周期校正电路的电路图。工作周期校正电路400包括第一信号产生电路410、第二信号产生电路420、第一信号输出电路430以及第二信号输出电路440，其中第一信号产生电路410以及第二信号产生电路420为图3的信号产生电路300。
[0101]与图3的信号产生电路300相比，第一信号产生电路410以及第二信号产生电路420较信号产生电路300多了第一输入反相器411以及第五输入反相器421。根据本发明的一实施例，第一输入反相器411以及第五输入反相器421用以分别增加频率信号CLK以及反相频率信号CLKB的驱动能力，设计者可自行选择是否加入第一输入反相器411以及第五输入反相器421。
[0102]如图4所示，频率信号CLK经第一输入反相器411驱动第一输入P型晶体管412、第二输入P型晶体管413、第一输入N型晶体管414以及第二输入N型晶体管415，并且经由第二输入反相器416以及第三输入反相器417产生第一信号S1，经由第四输入反相器418产生第二信号S2。
[0103]根据本发明的一实施例，可调整第三输入反相器417的晶体管的宽长比与第二输入P型晶体管413以及第一输入N型晶体管414的宽长比的关系，并且保持第二输入反相器416以及第四输入反相器418的晶体管的宽长比相同，以产生互为反相且同步的第一信号S1以及第二信号S2。
[0104]如图4所示，反相频率信号CLKB经第五输入反相器421驱动第三输入P型晶体管422、第四输入P型晶体管423、第三输入N型晶体管424以及第四输入N型晶体管425，并且经由第六输入反相器426以及第七输入反相器427产生第三信号S3，经由第八输入反相器428产生第四信号S4。
[0105]根据本发明的一实施例，可调整第七输入反相器427的晶体管的宽长比与第四输入P型晶体管423以及第三输入N型晶体管424的宽长比的关系，并且保持第六输入反相器426以及第八输入反相器428的晶体管的宽长比相同，以产生互为反相且同步的第三信号S3以及第四信号S4。
[0106]图4所不的第一信号输出电路430以及第二