四反相器F4的第一时钟信号输入端和第六反相器F6的第 二时钟信号输入端的连接端的信号记为CLKb。
[0041] 实施例七：如图2所示，一种基于FinFET器件的双时钟控制触发器，包括第一 FinFET管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反 相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6，第一 FinFET管Ml和 第三FinFET管管，第二FinFET管M2和第四FinFET管M4为N型FinFET管，第一 反相器F1具有输入端和输出端，第二反相器F2、第三反相器F3和第五反相器F5的电路结构 与第一反相器F1的电路结构相同，第四反相器F4具有输入端、输出端、第一时钟信号输入端 和第二时钟信号输入端，第六反相器F6的电路结构和第四反相器F4的电路结构相同；第一 反相器F1的输入端为双时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输 入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2 的前栅、第四反相器F4的第一时钟信号输入端、第三FinFET管M3的背栅和第六反相器的第 二时钟信号输入端连接，第二反相器F2的输出端、第一 FinFET管Ml的前栅、第四反相器F4的 第二时钟信号输入端、第四FinFET管M4的背栅和第六反相器的第一时钟信号输入端连接， 第一 FinFET管Ml的源极和第三FinFET管M3的源极均接入电源，第一 FinFET管Ml的背栅和第 二FinFET管M2的背栅连接且其连接端为双时钟控制触发器的信号输入端，双时钟控制触发 器的信号输入端接入输入信号D，第一 FinFET管Ml的漏极、第二FinFET管M2的漏极、第三反 相器F3的输入端和第四反相器F4的输出端连接，第二FinFET管M2的源极接地，第三反相器 F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连 接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输入端和第六反相器 的输出端连接且其连接端为双时钟控制触发器的反相信号输出端，第四FinFET管M4的源极 接地，第五反相器F5的输出端和第六反相器的输入端连接且其连接端为双时钟控制触发器 的正相信号输出端，双时钟控制触发器的正相信号输出端输出信号D;第一 FinFET管Ml和第 三FinFET管M3的鳍的数量为2,第二FinFET管M2和第四FinFET管M4的鳍的数量为1。
[0042] 如图3(a)~图4(b)所示，本实施例中，第一反相器F1包括第五FinFET管M5和第六 FinFET管M6，第五FinFET管管，第六FinFET管M6为N型FinFET管；第五FinFET 管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管 M5的前栅和第六FinFET管M6的前栅连接且其连接端为第一反相器F1的输入端，第五FinFET 管M5的漏极和第六FinFET管M6的漏极连接且其连接端为第一反相器F1的输出端，第六 FinFET管M6的源极接地；第四反相器F4包括第七FinFET管M7和第八FinFET管M8，第七 FinFET管117为？型FinFET管，第八FinFET管M8为N型FinFET管；第七FinFET管M7的源极接入 电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为第四反相器F4的 输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为第四反相器F4 的输出端，第八FinFET管M8的源极接地，第七FinFET管M7的背栅为第四反相器F4的第一时 钟信号输入端，第八FinFET管M8的背栅为第四反相器F4的第二时钟信号输入端；第五 FinFET管M5和第七FinFET管M7的鳍的数量均为2,第六FinFET管M6和第八FinFET管M8的鳍 的数量为1。
[0043] 本实施例中，第一FinFET管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管 M4、第七FinFET管M7和第八FinFET管M8的阈值电压均为0.6V，第五FinFET管M5和第六 FinFET管M6的阈值电压均为0.1 V。
[0044] 本实施例中，将第二反相器F2的输出端、第一 FinFET管Ml的前栅、第四FinFET管M4 的背栅、第四反相器F4的第二时钟信号输入端和第六反相器F6的第一时钟信号输入端的连 接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的 前栅、第三FinFET管M3的背栅、第四反相器F4的第一时钟信号输入端和第六反相器F6的第 二时钟信号输入端的连接端的信号记为CLKb。
[0045]实施例八：如图2所示，一种基于FinFET器件的双时钟控制触发器，包括第一 FinFET管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相 器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6，第一 FinFET管Ml和第 三FinFET管管，第二FinFET管M2和第四FinFET管M4为N型FinFET管，第一反 相器F1具有输入端和输出端，第二反相器F2、第三反相器F3和第五反相器F5的电路结构与 第一反相器F1的电路结构相同，第四反相器F4具有输入端、输出端、第一时钟信号输入端和 第二时钟信号输入端，第六反相器F6的电路结构和第四反相器F4的电路结构相同；第一反 相器F1的输入端为双时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入 端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的 前栅、第四反相器F4的第一时钟信号输入端、第三FinFET管M3的背栅和第六反相器的第二 时钟信号输入端连接，第二反相器F2的输出端、第一 FinFET管Ml的前栅、第四反相器F4的第 二时钟信号输入端、第四FinFET管M4的背栅和第六反相器的第一时钟信号输入端连接，第 一 FinFET管Ml的源极和第三FinFET管M3的源极均接入电源，第一 FinFET管Ml的背栅和第二 FinFET管M2的背栅连接且其连接端为双时钟控制触发器的信号输入端，双时钟控制触发 器的信号输入端接入输入信号D，第一 FinFET管Ml的漏极、第二FinFET管M2的漏极、第三反 相器F3的输入端和第四反相器F4的输出端连接，第二FinFET管M2的源极接地，第三反相器 F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连 接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输入端和第六反相器 的输出端连接且其连接端为双时钟控制触发器的反相信号输出端，第四FinFET管M4的源极 接地，第五反相器F5的输出端和第六反相器的输入端连接且其连接端为双时钟控制触发器 的正相信号输出端，双时钟控制触发器的正相信号输出端输出信号D;第一 FinFET管Ml和第 三FinFET管M3的鳍的数量为2,第二FinFET管M2和第四FinFET管M4的鳍的数量为1。
[0046] 如图3(a)~图4(b)所示，本实施例中，第一反相器F1包括第五FinFET管M5和第六 FinFET管M6，第五FinFET管管，第六FinFET管M6为N型FinFET管；第五FinFET 管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管 M5的前栅和第六FinFET管M6的前栅连接且其连接端为第一反相器F1的输入端，第五FinFET 管M5的漏极和第六FinFET管M6的漏极连接且其连接端为第一反相器F1的输出端，第六 FinFET管M6的源极接地；第四反相器F4包括第七FinFET管M7和第八FinFET管M8，第七 FinFET管管，第八FinFET管M8为N型FinFET管；第七FinFET管M7的源极接入 电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为第四反相器F4的 输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为第四反相器F4 的输出端，第八FinFET管M8的源极接地，第七FinFET管M7的背栅为第四反相器F4的第一时 钟信号输入端，第八FinFET管M8的背栅为第四反相器F4的第二时钟信号输入端；第五 FinFET管M5的鳍的数量为2,第七FinFET管M7的鳍的数量为1，第六FinFET管M6和第八 FinFET管M8的鳍的数量为1。
[0047] 本实施例中，第一FinFET管Ml、第二FinFET管M2、第三FinFET管M3、第四FinFET管 M4、第七FinFET管M7和第八FinFET管M8的阈值电压均为0.6V，第五FinFET管M5和第六 FinFET管M6的阈值电压均为0.1 V。
[0048] 本实施例中，将第二反相器F2的输出端、第一 FinFET管Ml的前栅、第四FinFET管M4 的背栅、第四反相器F4的第二时钟信号输入端和第六反相器F6的第一时钟信号输入端的连 接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的 前栅、第三FinFET管M3的背栅、第四反相器F4的第一时钟信号输入端和第六反相器F6的第 二时钟信号输入端的连接端的信号记为CLKb。
[0049] 本发明的基于FinFET器件的双时钟控制触发器的工作原理为:第一反相器F1和第 二反相器F2构成时钟控制部分，第三反相器F3、第四反相器F4、第一 FinFET管Ml和第二 FinFET管M2构成主锁存器，第五反相器F5、第六反相器F6、第三FinFET管M3和第四FinFET管 M4构成从锁存器;主锁存器的工作状态由时钟控制部分接入的时钟信号CLK1控制，当CLK1 =0时，第一 FinFET管Ml和第二FinFET管M2工作，主锁存器整体相当于一个反相器，主锁存 器中的各节点电容通过充放电进行状态的存储，实现数据存储，此时从锁存器中的第三 FinFET管M3和第四FinFET管M4断开，处于高阻抗状态，第三FinFET管M3和第四FinFET管M4 的断开切断了输出与输入的联系；从锁存器的工作状态也时钟控制部分接入的时钟信号 CLK1控制，当CLK1 = 1时，第一FinFET管Ml和第二FinFET管M2断开，主锁存器处于高阻抗状 态，此时从锁存器中的第三FinFET管M3和第四FinFET管M4工作，从锁存器整体相当于一个 反相器，主锁存器中存储的数据通过从锁存器传送到输出节点，实现数据的输出；由于主锁 存器和从锁存器的工作状态均由时钟控制部分接入的时钟信号CLK1控制，避免电路中出现 短路情况
[0050]本发明的基于FinFET器件的双时钟控制触发器对时钟重叠是不敏感的，在工作状 态时，其工作电流Ivdd主要由主锁存器中的电流和从