锁存器中的电流组成；当CLK1 = 1时，主 锁存器不工作，从锁存器将数据输出，此时整个电路的工作电流即为从锁存器的电流，当 CLK1 = 0时，主锁存器工作，从锁存器不工作，此时整个电路的工作电流即为主锁存器的电 流。
[0051 ]为了验证本发明的基于FinFET器件的时钟控制触发器的优益性，在BSIMMG标准 工艺下，电路的输入频率为400MHz、800MHz、1GHz、2G的条件下，使用电路仿真工具HSPICE对 本发明的基于FinFET器件的双时钟控制触发器、BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMMG工艺库中采用CMOS工艺的传统时钟控制触发器三种电 路的性能进行仿真对比，其中，BSMMG工艺库对应的电源电压为IV。标准电压（lv)下本发 明的双时钟控制触发器基于BSBOMG标准工艺仿真波形图如图5所示;超阈值电压(0.8v)下 本发明的时钟控制触发器基于BSBOMG标准工艺仿真波形图如图6所示。分析图5和图6可 知，本发明的双时钟控制触发器具有正确的工作逻辑。
[0052] 表1为在BSIMMG标准工艺下，输入频率为400MHz时，本发明的基于FinFET器件的 双时钟控制触发器、BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的 BS頂頂G工艺库中采用CMOS工艺的传统时钟控制触发器三种电路的性能比较图。
[0053]表 1
[0055] 从表1中可以得出：本发明的基于FinFET器件的双时钟控制触发器与BSIM頂G工艺 库中基于FinFET器件的C-FinFET触发器和图1所示的BS頂頂G工艺库中采用CMOS工艺的传 统时钟控制触发器相比，晶体管数量减少8个，延时分别降低了 10%和降低了30%，平均总 功耗分别升高了 40 %和升高了 44 %，功耗延时积个分别升高了 33 %和升高了 19 %。
[0056] 表2为在BSIMMG标准工艺下，输入频率为800MHz时，本发明的基于FinFET器件的 双时钟控制触发器、BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的 BS頂頂G工艺库中采用CMOS工艺的传统时钟控制触发器三种电路的性能比较图。
[0057] 表 2
[0059] 从表2中可以得出：本发明的基于FinFET器件的双时钟控制触发器与BSIM頂G工艺 库中基于FinFET器件的C-FinFET触发器和图1所示的BS頂頂G工艺库中采用CMOS工艺的传 统时钟控制触发器相比，晶体管数量减少8个，延时分别降低了 10%和降低了30%，平均总 功耗分别升高了 28 %和升高了 33 %，功耗延时积个分别升高了 21 %和升高了 4.5 %。
[0060] 表3为在BSIMMG标准工艺下，输入频率为1G时，本发明的基于FinFET器件的双时 钟控制触发器、BS頂頂G工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BS頂頂G 工艺库中采用CMOS工艺的传统时钟控制触发器三种电路的性能比较图。
[0061]表 3
[0063] 从表3中可以得出：本发明的基于FinFET器件的双时钟控制触发器与BSIM頂G工艺 库中基于FinFET器件的C-FinFET触发器和图1所示的BS頂頂G工艺库中采用CMOS工艺的传 统时钟控制触发器相比，晶体管数量减少8个，延时分别降低了 10%和降低了30%，平均总 功耗分别升高了24%和升高了29%，功耗延时积个分别升高了 16%和降低了2%。
[0064] 表4为在BSIMMG标准工艺下，输入频率为2G时，本发明的基于FinFET器件的双时 钟控制触发器、BSMMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMMG 工艺库中采用CMOS工艺的传统时钟控制触发器三种电路的性能比较图。
[0065]表 4
[0067] 从表4中可以得出：本发明的基于FinFET器件的双时钟控制触发器与BSIM頂G工艺 库中基于FinFET器件的C-FinFET触发器和图1所示的BS頂頂G工艺库中采用CMOS工艺的传 统时钟控制触发器相比，晶体管数量减少8个，延时分别降低了 10%和降低了30%，平均总 功耗分别升高了8%和升高了 13.5%，功耗延时积个分别降低了 1 %和降低了 19%。
[0068]由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于FinFET器件 的双时钟控制触发器与BSIMMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的 BSMMG工艺库中采用CMOS工艺的传统时钟控制触发器相比较，晶体管的数量减少了8个， 延时得到优化，运行速度得到了提高；当工作在高频段时，电路的功耗和功耗延时积也得到 了优化。
【主权项】
1. 一种基于FinFET器件的双时钟控制触发器，其特征在于包括第一FinFET管、第二 FinFET管、第三FinFET管、第四FinFET管、第一反相器、第二反相器、第三反相器、第四反相 器、第五反相器和第六反相器，所述的第一 FinFET管和所述的第三FinFET管为P型FinFET 管，所述的第二FinFET管和所述的第四FinFET管为N型FinFET管，所述的第一反相器具有输 入端和输出端，所述的第二反相器、所述的第三反相器和所述的第五反相器的电路结构与 所述的第一反相器的电路结构相同，所述的第四反相器具有输入端、输出端、第一时钟信号 输入端和第二时钟信号输入端，所述的第六反相器的电路结构和所述的第四反相器的电路 结构相同； 所述的第一反相器的输入端为所述的双时钟控制触发器的时钟信号输入端，所述的第 一反相器的输出端、所述的第二反相器的输入端、所述的第二FinFET管的前栅、所述的第四 反相器的第一时钟信号输入端、所述的第三FinFET管的背栅和所述的第六反相器的第二时 钟信号输入端连接，所述的第二反相器的输出端、所述的第一 FinFET管的前栅、所述的第四 反相器的第二时钟信号输入端、所述的第四FinFET管的背栅和所述的第六反相器的第一时 钟信号输入端连接，所述的第一 FinFET管的源极和所述的第三FinFET管的源极均接入电 源，所述的第一 FinFET管的背栅和所述的第二FinFET管的背栅连接且其连接端为所述的双 时钟控制触发器的信号输入端，所述的第一 FinFET管的漏极、所述的第二FinFET管的漏极、 所述的第三反相器的输入端和所述的第四反相器的输出端连接，所述的第二FinFET管的源 极接地，所述的第三反相器的输出端、所述的第四反相器的输入端、所述的第三FinFET管的 前栅和所述的第四FinFET管的前栅连接，所述的第三FinFET管的漏极、所述的第四FinFET 管的漏极、所述的第五反相器的输入端和所述的第六反相器的输出端连接且其连接端为所 述的双时钟控制触发器的反相信号输出端，所述的第四FinFET管的源极接地，所述的第五 反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的双时钟控制触发 器的正相信号输出端； 所述的第一 FinFET管和所述的第三FinFET管的鳍的数量为2,所述的第二FinFET管和 所述的第四FinFET管的鳍的数量为1。2. 根据权利要求1所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述 的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管为高 阈值FinFET管。3. 根据权利要求2所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述 的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管的阈 值电压为0.6V。4. 根据权利要求1所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述 的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管为P型FinFET管，所 述的第六FinFET管为N型FinFET管；所述的第五FinFET管的源极、所述的第五FinFET管的背 栅和所述的第六FinFET管的背栅均接入电源，所述的第五FinFET管的前栅和所述的第六 FinFET管的前栅连接且其连接端为所述的第一反相器的输入端，所述的第五FinFET管的漏 极和所述的第六FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第 六FinFET管的源极接地； 所述的第四反相器包括第七FinFET管和第八FinFET管，所述的第七FinFET管为P型 FinFET管，所述的第八FinFET管为N型FinFET管;所述的第七FinFET管的源极接入电源，所 述的第七FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的第四反 相器的输入端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端 为所述的第四反相器的输出端，所述的第八FinFET管的源极接地，所述的第七FinFET管的 背栅为所述的第四反相器的第一时钟信号输入端，所述的第八FinFET管的背栅为所述的第 四反相器的第二时钟信号输入端； 所述的第五FinFET管的鳍的数量为2,所述的第七FinFET管的鳍的数量为1或者2,所述 的第六FinFET管和所述的第八FinFET管的鳍的数量为1。5. 根据权利要求4所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述 的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述 的第七FinFET管和所述的第八FinFET管为高阈值FinFET管，所述的第五FinFET管和所述的 第六FinFET管为低阈值FinFET管。6. 根据权利要求5所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述 的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述 的第七FinFET管和所述的第八FinFET管的阈值电压均为0.6V，所述的第五FinFET管和所述 的第六FinFET管的阈值电压均为0.1 V。
【专利摘要】本发明公开了一种基于FinFET器件的双时钟控制触发器，包括第一反相器和第二反相器构成的时钟控制部分，第三反相器、第四反相器、第一FinFET管和第二FinFET管构成的主锁存器以及第五反相器、第六反相器、第三FinFET管和第四FinFET管构成的从锁存器，主锁存器和从锁存器的工作状态均由时钟控制触发器的时钟信号输入端输入的时钟信号控制，在该时钟信号控制下主锁存器和从锁存器交替工作；优点是在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。
【IPC分类】H03K5/24
【公开号】CN105720956
【申请号】CN201610045135
【发明人】胡建平, 张绪强
【申请人】宁波大学
【公开日】2016年6月29日
【申请日】2016年1月22日...