专利名称：移位寄存电路的制作方法
技术领域：
本发明有关于一种移位寄存电路，特别是有关于一种应用于液晶显示器(liquid crystal display)的移位寄存电路。
背景技术：
图1表示Weisbrod于1995年提出的专利编号US 5,410,583所公开的传统移位寄存电路(shift register)电路结构，于图1中仅显示单一级移位缓存单元，多个串接的移位缓存单元即可构成完整的移位寄存电路。如图1所示，输入信号由输入端(INPUT)输入后，通过NMOS晶体管10的源极输出而控制NMOS晶体管12导通与关断，当NMOS晶体管12导通时，输出端(OUTPUT)即可输出时钟信号C1的电平。然而，此时导通的NMOS晶体管10可视为一二极管，因此会导致控制NMOS晶体管12的信号电平降低。
时钟信号C2可控制NMOS晶体管14的导通状态，当时钟信号C2为高电平时，NMOS晶体管14导通，并导通NMOS晶体管16以下拉输出端(OUTPUT)的电压电平。另外，下两级的移位缓存单元的输出信号反馈到NMOS晶体管18的栅极以控制NMOS晶体管18的导通状态，当NMOS晶体管18导通时，NMOS晶体管12的栅极电平即迅速下降，因此NMOS晶体管12关断，输出端停止输出数据。
然而，传统移位寄存电路需要提供两种输入时钟(C1以及C2)，因此时钟提供装置会有较多的寄生电容，而增加了功率损耗。再者，由于传统移位寄存电路的反馈路径过长，须由下两级的输出信号来控制本级的输出，更加重电路走线配置的困难。
发明内容
有鉴于此，为了解决所述问题，本发明主要目的在于提供一种移位寄存电路，各级移位缓存单元仅需要提供单一的时钟信号，较少的信号源寄生电容能够减少功率的损耗。再者，各级移位缓存单元的反馈信号系来自邻近级的输出信号，因此大幅降低电路布局设计的复杂度。
为达到所述的目的，本发明提出一种移位寄存电路，具有多个串级的移位缓存单元，适用于一时钟信号，所述移位缓存单元包括下列组件。第一晶体管，具有第一栅极、第一漏极以及第一源极，第一栅极连接到前一串级的移位缓存单元的输出端，而第一漏极连接到第一电源。第二晶体管，具有第二栅极、第二漏极以及第二源极，第二栅极连接到后一串级的移位缓存单元的输出端，第二漏极连接到第一源极，而第二源极连接到第二电源。第三晶体管，具有第三栅极、第三漏极以及第三源极，第三栅极连接到第二栅极，第三漏极连接到第一电源。第四晶体管，具有第四栅极、第四漏极以及第四源极，第四栅极连接到第一栅极，第四漏极连接到第三源极，而第四源极连接到第二电源。第五晶体管，具有第五栅极、第五漏极以及第五源极，第五栅极连接到第三源极，第五漏极连接到第一源极与第二漏极的连接点，而第五源极连接到第二电源。第六晶体管，具有第六栅极、第六漏极以及第六源极，第六栅极连接到第五漏极，第六漏极耦接时钟信号，而第六源极连接到输出端。第七晶体管，具有第七栅极、第七漏极以及第七源极，第七栅极连接到第五栅极，第七漏极连接到输出端，而第七源极连接到第二电源。
另外，本发明提出一种移位寄存电路，具有多个串级的移位缓存单元，包括下列组件。PMOS晶体管具有第一栅极、第一漏极以及第一源极，第一源极耦接前一串级的移位缓存单元的输出端所输出的输出信号，第一栅极耦接前一串级的移位缓存单元所输出的反相输出信号。第一NMOS晶体管具有第二栅极、第二漏极以及第二源极，第二栅极连接到第一漏极，第二漏极耦接一输入时钟信号。电容器连接在第二栅极与第二源极之间。第二NMOS晶体管具有第三栅极、第三漏极以及第三源极，第三栅极连接到第一源极，第三漏极连接到第二源极，而第三源极连接到接地电源。第三NMOS晶体管具有第四栅极、第四漏极以及第四源极，第四栅极连接到后一串级的移位缓存单元的输出端，第四漏极连接到第二栅极与电容器的连接点，而第四源极连接到接地电源。第一反相器连接到第一NMOS晶体管与第二NMOS晶体管的连接点，用以输出反相输出信号。第二反相器与第一反相器连接，用以输出一输出信号。
为使本发明的所述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
图1表示传统移位寄存电路的电路结构。
图2表示根据本发明第一实施例所述的移位缓存单元的电路结构图。
图3表示根据本发明第一实施例所述的各级移位缓存单元串接的电路结构图。
图4表示根据本发明实施例所述的移位寄存电路的时序图。
图5表示根据本发明第二实施例所述的各级移位缓存单元串接的电路结构图。
符号说明10、12、14、16、18、20、21、22、23、24、25、26、52、54、55、71NMOS晶体管31A、31B、31C、50A、50B、50C移位缓存单元51PMOS晶体管53、72电容器56、57、70反相器A、B、C、D节点C1、C2、CK、XCK时钟信号INPUT、IN输入端OUTPUT、OUT输出端VDD第一电源VSS第二电源XIN反相输入端具体实施方式
第一实施例根据本发明实施例所述的移位寄存电路，系由多个串接的移位缓存单元构成。以下描述各移位缓存单元的内部结构。
参阅图2，图2表示根据本发明第一实施例所述的移位缓存单元的电路结构图，在此仅显示单一级移位缓存单元，以第N级移位缓存单元为例，多个串接的移位缓存单元即可构成完整的移位寄存电路。NMOS晶体管20，具有第一栅极、第一漏极以及第一源极。第一栅极连接到前一串级(N-1级)的移位缓存单元的输出端(N-1)OUT，而第一漏极连接到第一电源(VDD)。NMOS晶体管21，具有第二栅极、第二漏极以及第二源极。第二栅极连接到后一串级(N+1级)的移位缓存单元的输出端(N+1)OUT，第二漏极系与第一源极连接，而第二源极连接到第二电源(VSS)。NMOS晶体管22，具有第三栅极、第三漏极以及第三源极。第三栅极连接到第二栅极，而第三漏极连接到第一电源(VDD)。NMOS晶体管23，具有第四栅极、第四漏极以及第四源极。第四栅极连接到第一栅极，第四漏极连接到第三源极，而第四源极连接到第二电源(VSS)。NMOS晶体管24，具有第五栅极、第五漏极以及第五源极。第五栅极连接到第三源极，第五漏极连接到第一源极与第二漏极的连接点，而第五源极连接到第二电源(VSS)。NMOS晶体管25，具有第六栅极、第六漏极以及第六源极。第六栅极连接到第五漏极，第六漏极耦接外部所提供的时钟信号CK，而第六源极为数据的输出端(N)OUT。NMOS晶体管26，具有第七栅极、第七漏极以及第七源极。第七栅极连接到第五栅极，第七漏极连接到所述输出端(N)OUT，而第七源极连接到第二电源(VSS)。
当NMOS晶体管20的栅极接收到前一串级(N-1级)的移位缓存单元的输出端(N-1)OUT，所输出的高电平信号时，NMOS晶体管20导通，使得第一电源(VDD)所提供的电压通过NMOS晶体管20而导通NMOS晶体管25，因此输出端(N)OUT输出时钟信号CK至下一级移位缓存单元。另外，由于下一级移位缓存单元的输出系反馈到NMOS晶体管21与NMOS晶体管22的栅极，因此当下一级移位缓存单元的输出为高电平信号时，NMOS晶体管22会导通以使得第一电源(VDD)所提供的电压导通NMOS晶体管24。故，导通的NMOS晶体管21与NMOS晶体管24将下拉NMOS晶体管25的栅极的电压电平以使得NMOS晶体管25关断，因此停止输出数据。
图3表示根据本发明第一实施例所述的各级移位缓存单元串接的电路结构图。如图所示，标号31A31C代表串接的移位缓存单元。图4表示根据本发明实施例所述的移位寄存电路的时序图。以图3为例，(N-1)OUT代表移位缓存单元31A的输出，(N)OUT代表移位缓存单元31B的输出，而(N+1)OUT代表移位缓存单元31C的输出。如图所示，根据本发明实施例所述的移位寄存电路，各级移位缓存单元的输出信号均相差一个时钟周期的时间，符合移位寄存电路的要求。
第二实施例
根据本发明实施例所述的移位寄存电路，系由多个串接的移位缓存单元所构成。以下系描述各移位缓存单元的内部结构。
图5表示根据本发明第二实施例所述的各级移位缓存单元串接的电路结构图。如图所示，标号50A50C代表串接的移位缓存单元，由于各移位缓存单元的结构相同，以下仅说明移位缓存单元50B的电路结构，在此以移位缓存单元50B为第N级移位缓存单元、移位缓存单元50A为第(N-1)级移位缓存单元以及移位缓存单元50C为第(N+1)级移位缓存单元为例。
PMOS晶体管51的源极耦接前一串级的移位缓存单元50A的输出端A所输出的输出信号，其栅极耦接前一串级的移位缓存单元所输出的反相输出信号，此反相输出信号由节点B输出，节点A与节点B之间具有一反相器70。NMOS晶体管52的栅极连接到PMOS晶体管51的漏极，而其漏极耦接时钟信号XCK。在此采用PMOS晶体管能够避免传统技术(如图1所示)于输入端使用NMOS晶体管而导致输入信号电平降低的情形。
电容器53连接在NMOS晶体管52的栅极与源极之间。NMOS晶体管54的栅极连接到前一串级的移位缓存单元50A的输出端A，其漏极连接到NMOS晶体管52的源极，而其源极连接到接地电源。NMOS晶体管55的栅极连接到后一串级的移位缓存单元50C的输出端，其漏极连接到NMOS晶体管52的栅极与电容器53的连接点，而其源极连接到接地电源。反相器56的正极端连接到NMOS晶体管52的源极与NMOS晶体管54漏极的连接点，用以输出反相输出信号，而反相器57连接到反相器56，用以输出一输出信号，此输出信号与反相输出信号互为反相。
当移位缓存单元50A的时钟信号CK为低电平时，移位缓存单元50A的输出端点A输出高电平信号，此时节点B为低电平信号，因此PMOS晶体管51与NMOS晶体管54导通，故节点D的电压电平升高而于电容器53两端形成电压差。当移位缓存单元50A的时钟信号CK变为低电平时，输入移位缓存单元50B的时钟信号XCK为高电平，由于此时移位缓存单元50A的输出端点A输出低电平信号，因此NMOS晶体管54关断，此时电容器53两端所形成的电压差导致NMOS晶体管52导通，使得移位缓存单元50B输出高电平信号，此高电平信号同时反馈到移位缓存单元50A的NMOS晶体管71的栅极并使其导通，使得移位缓存单元50A的电容器72两端的电位差消除。
图4表示根据本发明实施例所述的移位寄存电路的时序图。如图所示，根据本发明实施例所述的移位寄存电路，各级移位缓存单元的输出信号均相差一个时钟周期的时间，符合移位寄存电路的要求。
综上所述，根据本发明所提供的移位寄存电路，各级移位缓存单元仅需要提供单一的时钟信号，有效减少功率的损耗。再者，各级移位缓存单元的反馈信号系来自下一级的输出信号，相较于传统技术的反馈信号必须由下两级的移位缓存单元提供，大幅降低电路设计的复杂度。
本发明虽以优选实施例公开如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。
权利要求
1.一种移位寄存电路，具有多个串级的移位缓存单元，适用于一时钟信号、第一电源以及第二电源，所述移位缓存单元包括一第一晶体管，具有一第一栅极、一第一漏极以及一第一源极，所述第一栅极连接到前一串级的移位缓存单元的输出端，所述第一漏极连接到所述第一电源；一第二晶体管，具有一第二栅极、一第二漏极以及一第二源极，所述第二栅极连接到后一串级的移位缓存单元的输出端，所述第二漏极连接到所述第一源极，而所述第二源极连接到所述第二电源；一第三晶体管，具有一第三栅极、一第三漏极以及一第三源极，所述第三栅极连接到所述第二栅极，所述第三漏极连接到所述第一电源；一第四晶体管，具有一第四栅极、一第四漏极以及一第四源极，所述第四栅极连接到所述第一栅极，所述第四漏极连接到所述第三源极，而所述第四源极连接到所述第二电源；一第五晶体管，具有一第五栅极、一第五漏极以及一第五源极，所述第五栅极连接到所述第三源极，所述第五漏极连接到所述第一源极与第二漏极的连接点，而所述第五源极连接到所述第二电源；一第六晶体管，具有一第六栅极、一第六漏极以及一第六源极，所述第六栅极连接到所述第五漏极，所述第六漏极耦接所述时钟信号，而所述第六源极连接到一输出端；以及一第七晶体管，具有一第七栅极、一第七漏极以及一第七源极，所述第七栅极连接到所述第五栅极，所述第七漏极连接到所述输出端，而所述第七源极连接到所述第二电源。
2.如权利要求1项所述的移位寄存电路，其中所述晶体管为NMOS晶体管。
3.一种移位寄存电路，适用于一数据信号，一时钟信号、第一电源以及第二电源，所述移位寄存电路包括一第一晶体管，具有一第一栅极、一第一漏极以及一第一源极，所述第一栅极耦接一第一输入信号，所述第一漏极连接到所述第一电源；一第二晶体管，具有一第二栅极、一第二漏极以及一第二源极，所述第二栅极耦接一第二输入信号，所述第二漏极连接到所述第一源极，而所述第二源极连接到所述第二电源；一第三晶体管，具有一第三栅极、一第三漏极以及一第三源极，所述第三栅极连接到所述第二栅极，所述第三漏极连接到所述第一电源；一第四晶体管，具有一第四栅极、一第四漏极以及一第四源极，所述第四栅极连接到所述第一栅极，所述第四漏极连接到所述第三源极，而所述第四源极连接到所述第二电源；一第五晶体管，具有一第五栅极、一第五漏极以及一第五源极，所述第五栅极连接到所述第三源极，所述第五漏极连接到所述第一源极与第二漏极的连接点，而所述第五源极连接到所述第二电源；一第六晶体管，具有一第六栅极、一第六漏极以及一第六源极，所述第六栅极连接到所述第五漏极，所述第六漏极耦接所述时钟信号，而所述第六源极连接到一输出端；以及一第七晶体管，具有一第七栅极、一第七漏极以及一第七源极，所述第七栅极连接到所述第五栅极，所述第七漏极连接到所述输出端，而所述第七源极连接到所述第二电源。
4.如权利要求3项所述的移位寄存电路，其中所述晶体管为NMOS晶体管。
5.如权利要求3项所述的移位寄存电路，更包括一前级移位缓存单元，具有与所述移位寄存电路相同的电路结构，用以输出所述第一输入信号。
6.如权利要求3项所述的移位寄存电路，更包括一后级移位缓存单元，具有与所述移位寄存电路相同的电路结构，用以输出所述第二输入信号。
7.一种移位寄存电路，具有多个串级的移位缓存单元，适用于一时钟信号以及接地电源，所述移位缓存单元包括一PMOS晶体管，具有一第一栅极、一第一漏极以及一第一源极，所述第一源极耦接前一串级的移位缓存单元的输出端所输出的输出信号，所述第一栅极耦接前一串级的移位缓存单元所输出的反相输出信号；一第一NMOS晶体管，具有一第二栅极、一第二漏极以及一第二源极，所述第二栅极连接到所述第一漏极，所述第二漏极耦接所述时钟信号；一电容器，连接在所述第二栅极与第二源极之间；一第二NMOS晶体管，具有一第三栅极、一第三漏极以及一第三源极，所述第三栅极连接到所述第一源极，所述第三漏极连接到所述第二源极，而所述第三源极连接到所述接地电源；一第三NMOS晶体管，具有一第四栅极、一第四漏极以及一第四源极，所述第四栅极连接到后一串级的移位缓存单元的输出端，所述第四漏极连接到所述第二栅极与所述电容器的连接点，而所述第四源极连接到所述接地电源；一第一反相器，作为一反相输出端，连接到所述第一NMOS晶体管与第二NMOS晶体管的连接点，用以输出一反相输出信号；以及一第二反相器，作为一输出端，连接到所述第一反相器，用以输出一输出信号。
全文摘要
一种移位寄存电路，具有多个串级的移位缓存单元，包括PMOS晶体管其源极耦接前一级移位缓存单元的输出端的输出信号，其栅耦接收前一级的移位缓存单元的反相输出信号；第一NMOS晶体管，栅极连接PMOS晶体管漏极，其漏极耦接输入时钟信号；电容器，连接在第一NMOS晶体管栅极与源极之间；第二NMOS晶体管，栅极连接PMOS晶体管源极，其漏极连接第一NMOS晶体管源极，而其源极连接接地电源；第三NMOS晶体管，栅极连接后一级移位缓存单元输出端，其漏极连接到第一NMOS晶体管栅极与电容器的连接点，而其源极连接接地电源；第一反相器连接到第一NMOS晶体管；第二反相器与第一反相器连接，输出一输出信号。
文档编号G09G3/36GK1553454SQ031412
公开日2004年12月8日 申请日期2003年6月4日 优先权日2003年6月4日
发明者尤建盛 申请人:友达光电股份有限公司