专利名称：移位寄存电路的制作方法
技术领域：
本发明涉及一种用于显示器驱动电路的移位寄存电路(Shift Register)，特别是涉及一种可改善输出时序信号不完整现象的移位寄存电路。
背景技术：
液晶显示器(LCD)由于具备轻薄、省电、无幅射线等优点，而逐渐取代传统映像管(CRT)显示器，广泛应用于桌上型计算机、个人数字助理器、笔记型计算机、数字相机与移动电话等电子产品中。随着薄膜晶体管制作与封装技术的成熟，且为了符合大尺寸显示屏幕的要求，将驱动集成电路芯片(IC)、提供数据信号、时钟信号或控制信号的信号线制作在一液晶显示面板上。其中液晶显示面板的驱动电路安装于显示器边缘，以提供更小的封装面积，并改良结构强度。
主动矩阵式液晶显示器(Active Matrix Liquid Crystal Display，AMLCD)系利用电场控制液晶的光穿透率，以达到显示画面的目的。请参照图1所示，其为一主动矩阵式液晶显示器电路结构图。显示器电路结构1中包括一驱动系统10与一液晶显示面板100。
其中，驱动系统10具有一定时控制电路(Timing Controller)12、一数据驱动电路(Data Driver)14、一扫瞄驱动电路(Scan Driver)16、一显示信号输入端(R/G/B Data)18。其中，定时控制电路12提供水平时钟信号HCK与水平起始信号HST传送至数据驱动电路14，同时，亦产生垂直时钟信号VCK与垂直起始信号VST传送至扫描驱动电路16；显示信号输入端18传送显示数据D至数据驱动电路14。
数据驱动电路14包括一移位寄存电路(Shift Register)142、多个数据锁存电路(Data Latch)144、多个直流交流转换电路与缓冲电路(D/A Converter andBuffer)146。其中，移位寄存电路具有多级(Stage)移位缓存单元，接收水平时钟信号HCK与水平起始信号HST，产生取样信号(sampling signal)并逐级输出，依序馈入数据锁存电路144、直流交流转换电路与缓冲电路146，而至像素矩阵中同一行的像素组件102。
液晶显示面板100上具有一像素阵列(pixel array)，像素阵列内每一个像素组件102电连接至一薄膜晶体管104，而此薄膜晶体管104的源极电连接至数据驱动电路14，栅极电连接至扫描驱动电路16，以充作一开关，控制像素组件102的运作。
请参照图2所示，其为一典型移位寄存电路的示意图。此移位寄存电路142具有多级移位缓存单元，其中，第1级移位缓存单元SR1受到定时控制电路12输出的反相水平时钟信号XHCK与水平起始信号HST所控制，产生一取样信号S1馈入数据锁存电路144与第2级移位缓存单元SR2内；第N级移位缓存单元SRN受到第N-1级移位缓存单元取样信号SN-1、反相水平时钟信号XHCK与水平时钟信号HCK所控制，产生一取样信号SN馈入数据锁存电路144与第N+1级移位缓存单元SRN+1内。
请同时参照图3A、B所示，图3A为定时控制电路初始所输出的水平时钟讯号、反相水平时钟讯号与水平起始信号的时序图；图3B为抵达数据驱动电路的水平时钟讯号、反相水平时钟讯号与水平起始信号的时序图。图3A所示，其时钟信号HCK、XHCK与起始信号HST在初始输出时为一同步时钟，在理想状况下，此同步时钟将保持此状态输入数据驱动电路，则在时间点t至t’之间，数据驱动电路可撷取一50％周期的反相水平时钟讯号XHCK作为控制信号的工作周期。
但现实中，所输出的同步时钟经过不同的传输路径到达数据驱动电路，而因各路径上具有不同的寄生电容与寄生电阻，使得原先在输出时为同步的信号，在到达数据驱动电路时变为不同步的现象，如图3B所示。使得数据驱动电路在时间点t1至t1’欲撷取信号时，因水平起始信号HST与水平时钟讯号HCK不同步，所对应撷取的反相水平时钟讯号XHCK将不再维持一50％的周期，此一不正常时钟输出(glitch)，将造成以此时钟讯号做为参考时钟讯号的众多电路的误动作，因而影响系统的正常运作状态。
请参照图3C所示，其为为理想状况移位寄存电路的输入讯号与输出讯号时序图。移位寄存电路接收水平起始信号HST与反相水平时钟讯号XHCK，其中，第1级移位缓存单元SR1在时间点t至t’之间，接收到起始信号HST为一脉冲输入，并同时撷取反相时钟讯号XHCK，产生一取样信号S1输出至对应的数据锁存电路与第2级移位缓存单元SR2，而接续的各级移位缓存单元将依序输出取样信号。
请参照图3D所示，其为寄存电路的输入讯号与输出讯号时序图。其中，第1级移位缓存单元SR1在时间点t1至t1’之间，接收到起始信号HST为一脉冲输入，并撷取反相时钟讯号XHCK，由于传输过程中造成信号延迟，此时反相撷取信号恰好为0输入，因此无法得到一正确的取样信号输出，对取样的精确性，乃至于画面显示的正确性造成严重的影响。
有鉴于此，本发明提供一种移位寄存电路的设计，可改善输出时钟信号不完整现象，使显示器数据取样与数据写入的动作更为精确，以避免由于时钟讯号和数据驱动电路之间长距离传输，造成信号不同步，导致数据驱动电路无法正常操作。
发明内容
本发明的目的是提供一移位寄存电路，可改善传统移位寄存电路其输出的时钟信号不完整的问题。
本发明披露了一种移位寄存电路，具有多级移位缓存单元，依据一定时控制电路所提供的信号，产生一取样信号至相对应的一数据锁存电路。其中，移位寄存电路包括第1级移位缓存单元，耦接定时控制电路与相对应的数据锁存电路，具有一去能(Disable)电路与一取样电路，接收定时控制电路所提供的信号，撷取一正确的取样信号输出至相对应的数据锁存电路与下一级移位缓存单元内；及第2级至第N级移位缓存单元，各自具有一取样电路，且逐级串联并连接于第1级移位缓存单元。第1级移位缓存单元的去能电路，接收第2级移位缓存单元的取样信号，停止第1级移位缓存单元的取样电路的动作。
一种改善显示器的驱动电路信号不同步的方法，驱动电路具有一定时控制电路、一移位寄存电路与一扫瞄驱动电路，其中移位寄存电路由多级移位缓存单元及多个锁存电路所组成，其方法包括定时控制电路提供一时钟信号与一起始信号；第1级移位缓存单元接收时钟信号与起始信号，当起始信号为高电平时，第一级移位寄存单位撷取对应该起始信号的下一个时钟信号作为一取样信号，藉此避免取样不完整所导致数据驱动电路无法正常操作。
图1为一主动矩阵式液晶显示器电路结构图；图2为一典型移位寄存电路的示意图；图3A为定时控制电路各信号的时序图；图3B为抵达数据驱动电路的各信号的时序图；图3C为理想移位寄存电路的输入与输出讯号时序图；图3D为移位寄存电路的输入与输出讯号时序图；图4为本发明一实施例移位寄存电路结构的示意图；图5A为本发明一实施例第1级移位缓存单元的电路图；图5B为各节点信号相对应的时序图；图6A为本发明一实施例第1级移位缓存单元理想的输入与输出讯号时序图；图6B为本发明一实施例移位寄存电路的输入与输出讯号时序图；图7A为本发明一实施例第1级移位缓存单元的电路图；图7B为各节点信号相对应的时序图；图8A为本发明一实施例第1级移位缓存单元的电路图；图8B为各节点信号相对应的时序图；图9A为本发明一实施例第1级移位缓存单元的输入讯号与输出讯号时序图；图9B为各节点信号相对应的时序示意图；及图10为本发明一实施例驱动电路信号同步方法的流程图。
附图符号说明1 显示器电路结构10 驱动系统102 像素组件104 薄膜晶体管100 液晶显示面板16 扫瞄驱动电路18 显示信号输入端 246 缓冲电路12、22 定时控制电路 14、24 数据驱动电路142、242 移位寄存电路144、244 多个数据锁存电路HST 水平起始信号VST 垂直起始信号HCK 水平时钟信号XHCK 水平反相时钟信号
VCK 垂直时钟信号XVXK 垂直反相时钟信号CK 时钟信号 XCK 反相时钟信号AND 与门ST 起始信号VDD 第一电源VSS 第二电源Q、Q1、Q2输出信号C、C1、C2时钟触发讯号输入端D、D1、D2数据输入端R、R1、R2重置端NOT1、NOT2反相器DFF、DFF1、DFF2D 型触发器S1、S2、...、SN取样信号SR1、SR2、...、SRN移位缓存单元N1、N2、N3、N4、N5、N6、N7晶体管t、t’、t1、t1’、t2、t2’、t2”、t3、t3’、t4、t4’、t5、t6、t7、t8时间点具体实施方式
本发明提供一种移位寄存电路设计，特别是一种关于显示器数据电路中的移位寄存电路的取样信号。在本发明中，利用起始信号持续时间的大小不同，并结合第1级移位缓存单元的电路设计，藉以控制移位缓存单元输出正确无误的取样信号。本发明显示器结构和图1相同，故在此不多加赘述。
请参照图4所示，图4为本发明一实施例移位寄存电路结构的示意图。移位寄存电路24具有多级移位缓存单元，其中，第1级移位缓存单元SR1受到定时控制电路输出的反相时钟信号XCK与起始信号ST所控制，具有一取样电路与一去能电路。在本发明的实施例中，其起始信号ST对于第1级移位缓存单元SR1的取样电路有两种不同的作用一种是可将起始信号ST视为一触发信号，因此起始信号ST持续时间(duration)的大小并不影响其取样动作，单纯触发第1级移位缓存单元SR1的取样电路，使其撷取一完整的取样信号；另一种则是依据起始信号ST持续时间与反相时钟信号XCK上升周期重叠的部分，进而撷取一完整的取样信号，因此起始信号ST的持续时间需大于反相时钟信号XCK的一又二分的一周期以上。
当第1级移位缓存单元SR1产生一取样信号S1馈入数据锁存电路与第2级移位缓存单元SR2内；第2级移位缓存单元SR2受到第1级移位缓存单元取样信号S1、反相时钟信号XCK与时钟信号CK所控制，产生一取样信号S2馈入数据锁存电路、第1级移位缓存单元SR1的去能电路与第3级移位缓存单元SR3内。取样信号S2驱动第1级移位缓存单元SR1的去能电路，以停止第1级移位缓存单元SR1的取样动作，直至下一次取样动作开始。
请同时参照图5A、B所示，图5A为本发明第一实施例第1级移位缓存单元的电路图，图5B为各节点信号相对应的时序图。如图5A所示，第1级移位缓存单元SR1由一D型触发器DFF、二反相器(又称作非门，NOTGate)NOT1、NOT2与一与门(AND Gate)AND所组成。
在本发明中，D型触发器DFF的数据输入端D连接一电压电平VDD，使数据输入端D保持在高逻辑电平，其时钟触发讯号输入端C则以定时控制电路所提供的起始信号ST做为输入讯号，其输出端馈出一讯号Q1至与门AND的一输入端，而与门AND另一输入端则接收反相时钟信号XCK，触发器DFF重置端R接收经过反相器NOT2转换的第2级移位缓存单元SR2的取样信号S2，另一反相器NOT1则将反相时钟讯号XCK作一转换成为时钟讯号CK，传递至后续多级移位缓存单元中。
当第1级移位缓存单元于时间点t2时，数据输入端D接收一电压电平VDD输入的一高逻辑电平，起始信号ST正好位在上升缘的触发状态输入时钟触发讯号输入端C，即起始信号由低态转为高态，根据D型触发器的输出特性，输出讯号Q1会呈现数据输入端D所输入的电平，即馈出讯号Q1将由原先的低态转变为高态，输入至与门的一输入端中。
与门依据两输入端的讯号Q1、XCK，在时间点t2’至t2”之间，撷取一高态的取样信号S1其为反相时钟讯号XCK的50％工作周期，输出至第2级移位缓存单元SR2中；而第2级移位缓存单元SR2接收取样信号S1，在时间点t2”时，输出取样信号S2至下一级移位缓存单元、数据锁存电路(图中未显示)与第1级移位缓存单元SR1，取样信号S2经过第1级移位缓存单元SR1的反相器后，输入至D型触发器的重置端R，将D型触发器重新设置(reset)，使馈出讯号Q1从高态转回低态，停止第1级移位缓存单元SR1取样动作。
请参照图6A所示，其为本发明第一实施例第1级移位缓存单元理想状况的输入讯号与输出讯号时序图。移位寄存电路接收起始信号ST与反相时钟讯号XCK，其中，第1级移位缓存单元在时间点t至t’之间，接收到起始信号ST为一脉冲输入，并同时撷取反相时钟讯号XCK，产生一取样信号S1输出至对应的数据锁存电路与第2级移位缓存单元，而接续的各级移位缓存单元将依序输出取样信号。
请参照图6B所示，其为本发明第一实施例移位寄存电路的输入讯号与输出讯号时序图。其中，第1级移位缓存单元在时间点t2至t2’之间，接收到起始信号ST为一脉冲输入，并触发D型触发器输出一高电平讯号(因其数据输入端D为一高电平)至与门一输入端，与门接收两讯号Q1与XCK，在时间点t2’至t2”产生一取样信号S1输出至下一级移位缓存单元，使接续的各级移位缓存单元将依序输出取样信号。
在本发明中的移位寄存电路中，即使时钟讯号与起始信号在传输过程中有所延迟，而使得进入至第1级移位缓存单元时为异步讯号，将利用第1级移位缓存单元的电路设计，达到所输出的取样信号与时钟讯号为一同步时钟，以避免不正常时钟的出现，而严重影响显示画面正确性。
请同时参照图7A、B所示，图7A为本发明第二实施例第1级移位缓存单元的电路图，图7B为各节点信号相对应的时序图。如图7A所示，第1级移位缓存单元由二D型触发器DFF1、DFF2、二反相器NOT1、NOT2与一与门AND所组成。
本实施例和第一实施例差别之处在于增加一D型触发器DFF2于DFF1之后，其中DFF1其输出端馈出一讯号Q1至DFF2的数据输入端D2，其时钟触发讯号输入端C2则以时钟讯号CK为输入讯号，其输出端馈出一讯号Q2至与门AND的一输入端，而与门AND另一输入端则接收反相时钟信号XCK，其触发器DFF1与DFF2的重置端R接收经过反相器NOT2转换的第2级移位缓存单元的取样信号S2，另一反相器NOT1则将反相时钟讯号XCK作一转换成为时钟讯号CK，传递至后续多级移位缓存单元中。
当第1级移位缓存单元于时间点t3时，数据输入端D1连接一电压电平VDD，使其保持在高逻辑电平，起始信号ST正好位在上升缘的触发状态输入时钟触发讯号输入端C1，即起始信号ST由低态转为高态，输出讯号Q1呈现数据输入端D1所输入的电平，即馈出讯号Q1将由原先的低态转变为高态，输入至DFF2的数据输入端D2；而于时间点t3’时，时钟触发讯号输入端C2所接收的时钟讯号CK正好位在上升缘的触发状态，则DFF2馈出讯号Q2为一高电平信号馈出，即馈出讯号Q2由低态转变为高态输出至与门的一输入端。
与门AND依据两输入端的讯号Q2、XCK，在时间点t4至t4’之间，撷取一高态的取样信号S1其为反相时钟讯号XCK的50％工作周期，输出至第2级移位缓存单元SR2中；而第2级移位缓存单元SR2接收取样信号S1，在时间点t4’时，输出取样信号S2至下一级移位缓存单元、数据锁存电路(图中未显示)与第1级移位缓存单元SR1，取样信号S2经过反相器NOT2后输入至触发器DFF1与DFF2的重置端R1、R2，将DFF1与DFF2重新设置(reset)，使馈出讯号Q1、Q2从高态转回低态，停止第1级移位缓存单元SR1取样动作。
由于D型触发器属于一边缘触发触发器(edge trigger flip flop)，在上述两实施例中，选择正缘触发(positive edge trigger)的触发器，因此，只有在时钟触发讯号为上升缘的触发状态才开始对数据输入端D的输入讯号做取样(sampling)动作，并由输出端Q输出其数据输入端D的输入电平。当然亦可选择负缘触发的触发器，作为上述实施例的替换。
请同时参照图8A、B所示，图8A为本发明第三实施例第1级移位缓存单元的电路图，图8B为各节点信号相对应的时序图。如图8A所示，第1级移位缓存单元系由七个晶体管所组成。本实施例可由NMOS薄膜晶体管或是PMOS薄膜晶体管所组成。若由NMOS薄膜晶体管所组成，则第一电源VDD为高电压电平，第二电源VSS为低电压电平；若由PMOS薄膜晶体管所组成，则第一电源VDD为低电压电平，第二电源VSS为高电压电平；本实施例则由NMOS所组成。
第1级移位缓存单元包括一第1晶体管N1，其栅极耦接于反相时钟信号XCK，漏极耦接于定时控制电路(图中未显示)输出的起始信号ST，源极则连接第3晶体管N3的栅极、第6晶体管N6的栅极与第7晶体管N7的漏极，其源极与第3晶体管N3栅极连接处为一节点A；一第2晶体管N2，其漏极与栅极共同连于一第一电源VDD，源极连于第4晶体管N4的栅极、第5晶体管N5的漏极与第6晶体管N6的漏极；第3晶体管N3，其漏极耦接于时钟讯号CK，源极连接第4晶体管N4的漏极与第5晶体管N5的栅极，第3晶体管N3的源极与第4晶体管N4漏极连接处为第1级移位缓存单元的输出端；而第4、第5、第6与第7晶体管的源极皆连于一第二电源VSS；又第7晶体管N7作为第1级移位缓存单元的去能电路，其栅极耦接于第2级移位缓存单元的输出端。
在时间点t5时，第1晶体管N1的栅极接收反相时钟讯号XCK的高电平信号，使第1晶体管N1导通，漏极接收起始信号ST的高电平信号通过，经由节点A导通第3晶体管N3，此时，当第1晶体管N1被导通时，A点的电平与输入的起始信号相同，A点为浮动状态(floating state)，利用耦合压差(feed-though voltage drop)原理，在时间点t6时，当时钟信号CK为高电平信号时，为保持第3晶体管N3的栅极与第1晶体管N1源极的压差，使得A点的电平更高，则第3晶体管N3仍导通；则在时间点t6至t7时，时钟讯号CK为一高电平信号由第3晶体管N3通过，并从输出端输出一取样信号S1至下1级移位缓存单元，使后续取样电路依序取样。当在时间点t7时，第2级移位缓存单元SR2(图中未显示)开始取样动作，此时，第7晶体管N7的栅极接收来自第二移位缓存单元的高电平取样信号S2，导通第7晶体管N7，使A点电位接地，则第3晶体管N3被关闭，第一移位缓存单元SR1即停止取样动作，以停止输出高态取样信号S1。
请参照图9A所示，其为本发明第三实施例第1级移位缓存单元的输入讯号与输出讯号时序图。移位寄存电路接收起始信号ST与反相时钟讯号XCK，其中，第1级移位缓存单元在时间点t5时，接收到起始信号ST为一脉冲输入，驱动第1级移位缓存单元进行取样动作，根据上述取样原理，第1级移位缓存单元会在时间点t6至t7时，产生一取样信号S1输出至对应的数据锁存电路与第2级移位缓存单元。第2级移位缓存单元接收取样信号S1，产生一取样信号S2馈入至对应的数据锁存电路、下一级移位缓存单元与第1级移位缓存单元的去能电路，并驱动去能电路以停止第1级移位缓存单元的取样动作，因此在时间点t7至t8处，第1级移位缓存单元将不会撷取信号，以避免取样错误。
此一实施例可进一步改变起始信号ST持续时间(duration)的大小，如图9B所示，为上述实施例一广义的作法。其中，移位寄存电路所接收反相时钟讯号XCK的工作周期为T，起始信号ST的持续时间设为(n+1/2)T，n为自然数。由于起始信号ST的持续时间可能增加，原先设计第1级移位缓存单元的中的去能电路，接收第2级移位缓存单元的取样讯号S2，而停止第1级移位缓存单元的取样动作，相对应增加接收多级的取样讯号至取样讯号Sm，m为大于或等于n+1。以避免重复取样的错误发生。
举例说明当n为5时，起始信号ST持续时间为5.5T，则第1级移位缓存单元的去能电路需设计为至少要接收第2级至第6级移位缓存单元的取样讯号S2～S6。依据上述实施例动作原理，由于起始信号ST持续时间比反相时钟信号XCK的周期大的多，因此不论起始信号ST与反相时钟信号XCK的延迟有多严重，都至少会有一个反相时钟信号XCK的高态半周期(XCK＝1)与起始信号ST持续时间(ST＝1)同时进入第1级移位缓存单元的取样电路，则取样电路便可正常操作，及取样一时钟信号CK的高态半周期作为取样信号S1；但由于起始信号ST持续时间很长，有可能会有多个周期的反相时钟信号XCK与起始信号ST同时输入第1级移位缓存单元的取样电路，会造成第1级移位缓存单元重复输出取样信号S1的情形，因此需藉由去能电路接收除第1级外的取样信号，以停止第1级移位缓存单元取样动作，避免重复取样的错误发生。
请参照图10，其为本发明一实施例使驱动电路信号同步方法的流程图。显示器的驱动电路具有一定时控制电路、一数据驱动电路与一扫瞄驱动电路，其中数据电路中包括一移位寄存电路及多个锁存电路，移位寄存电路系由多级移位缓存单元所组成。
驱动电路信号同步方法至少包括下列步骤定时控制电路提供一反相时钟信号与一起始信号至扫瞄驱动电路与数据驱动电路(S1)；数据驱动电路中第1级移位缓存单元接收反相时钟信号与起始信号(S2)；在第1级移位缓存单元中，当起始信号为高电平时，撷取对应该起始信号的下一个时钟信号的50％工作周期作为一取样信号S1的持续时间(S3)；将此同步的取样信号S1、时钟信号与反相时钟信号输出至相对应的锁存电路与第2级移位缓存单元(S4)；第2级移位缓存单元接收第1级的取样信号S1，而产生取样信号S2(S5)；第2级的取样信号S2输出至相对应的锁存电路及下一级移位缓存单元，并回授至第1级移位缓存单元的去能电路(S6)；第1级移位缓存单元藉由第2级的取样信号S2停止取样动作(S7)，避免重复取样，且能得到正确的取样信号，以避免已知技术取样信号不正确所导致数据驱动电路无法正常操作的情形。
在步骤S7中由于起始信号持续时间的不同，以及第1级移位缓存单元电路设计的不同，而配合接收其它级或自身此级的输出来控制同步讯号的产生及停止取样动作。
在本发明所举的实施例中，为求说明方便皆以双相时钟信号作为参考信号，即以双时钟驱动移位寄存电路为说明，但实际上除了应用在双时钟移位寄存电路中，亦可应用在单时钟(single-phase)或多时钟移位寄存电路(multi-phase clock shift register)，皆可实现本发明所述的功能。本发明以第1级移位缓存单元接收来自定时控制电路的起始信号与反相时钟信号作为说明，当然亦可接收起始信号与时钟信号，以产生取样信号。
另外在本发明移位寄存电路中，对第1级移位缓存单元重新设计并加入了去能电路(第一、第二实施例中的重置端，第三实施例中的第7晶体管N7)，即使时钟讯号与起始讯号在传输过程中有所延迟，而使得进入至第1级移位缓存单元时为异步讯号，将利用第1级移位缓存单元的电路设计，实现所输出的取样信号与时钟讯号为一同步时钟，以避免不正常时钟的出现，而严重影响显示画面正确性。而第2级至第N级移位缓存单元则可用一般的移位缓存单元的电路，不需做特别的变更。
本发明是利用第1级移位缓存单元接收来自定时控制电路的起始信号与时钟信号后，产生与反相时钟信号同步的时钟信号以及取样信号，而后续的各级移位缓存单元可藉此同步的反相时钟信号、时钟信号与取样信号逐级输出而完成移位寄存电路的功能。而此第1级移位缓存单元尚须其它级或自身此级的输出来控制同步讯号的产生。
本发明虽以较佳实例说明如上，然其并非用以限定本发明精神与发明实体仅止于上述实施例。本领域的技术人员可轻易了解并利用其它组件或方式来产生相同的功效。因此，在不脱离本发明的精神与范围的前提下所作的修改，均应包含在本发明的权利要求内。
权利要求
1.一种移位寄存电路，具有多级移位缓存单元，依据一定时控制电路所提供的信号，产生一取样信号至相对应的一数据锁存电路，该移位寄存电路包括第1级移位缓存单元，耦接该定时控制电路与相对应的该数据锁存电路，具有一去能电路与一取样电路，接收该定时控制电路所提供的信号，撷取一正确的取样信号输出至相对应的该数据锁存电路与下一级移位缓存单元内；和第2级至第N级移位缓存单元，各自具有一取样电路，且逐级串联并连接于该第1级移位缓存单元；其中，该第1级移位缓存单元的该去能电路，接收该第2级移位缓存单元的取样信号，停止该第1级移位缓存单元的该取样电路的动作。
2.如权利要求1所述的移位寄存电路，其中第1级移位缓存单元由一触发器与多个逻辑组件组成，藉由该第2级移位缓存单元的取样信号反相后馈入该触发器的重置端，以停止该第1级移位缓存单元的取样动作。
3.如权利要求1所述的移位寄存电路，其中第1级移位缓存单元由两串联的触发器与多个逻辑组件组成，藉由该第2级移位缓存单元的取样信号反相后馈入该两触发器的重置端，以停止该第1级移位缓存单元的取样动作。
4.如权利要求1所述的移位寄存电路，其中第1级移位缓存单元的该去能电路，包括一N型晶体管，该N型晶体管的源极连于该取样电路、漏极端连接于相对低电位处(地端)、栅极接收该第2级移位缓存单元的取样信号，当该第2级移位缓存单元的取样信号为一高电平脉冲时，该N型晶体管导通将取样电路接于相对低电位处，以停止该第1级移位缓存单元的取样动作。
5.如权利要求4所述的移位寄存电路，其中该定时控制电路提供一起始信号与一时钟信号，该时钟信号的周期为T，而该起始信号的周期等于(N+1/2)*T，N为一自然数。
6.一种显示器的驱动电路，该驱动电路包括一定时控制电路；一数据驱动电路，耦接该定时控制电路，具有一移位寄存电路，其中该移位寄存电路由多级移位缓存单元构成，藉由该定时控制电路所提供的讯号，该第1级移位缓存单元撷取一正确的取样信号，使后面多级移位缓存单元依序动作；以及一扫描驱动电路，耦接该定时控制电路，并受其控制，藉由该数据驱动电路与该扫瞄驱动电路所提供的讯号，控制并驱动该显示器的画面显示。
7.如权利要求6所述的移位寄存电路，其中第1级移位缓存单元由一触发器与多个逻辑组件组成，藉由一第2级移位缓存单元的取样信号反相后馈入该触发器的重置端，以停止该第1级移位缓存单元的取样动作。
8.如权利要求6所述的移位寄存电路，其中第1级移位缓存单元由两串联的触发器与多个逻辑组件组成，藉由一第2级移位缓存单元的取样信号反相后馈入该两触发器的重置端，以停止该第1级移位缓存单元的取样动作。
9.如权利要求6所述的移位寄存电路，其中第1级移位缓存单元的该去能电路，具有一N型晶体管，该N型晶体管的源极连于该取样电路、漏极端连接于相对低电位处(地端)、栅极接收一第2级移位缓存单元的取样信号，当该第2级移位缓存单元的取样信号为一高电平脉冲时，该N型晶体管导通将取样电路接于相对低电位处，以停止该第1级移位缓存单元的取样动作。
10.如权利要求9所述的移位寄存电路，其中该定时控制电路提供一起始信号与一时钟信号，该时钟信号的周期为T，而该起始信号的周期等于(N+1/2)*T，N为一自然数。
全文摘要
本发明披露一种移位寄存电路，具有多级移位缓存单元，依据一定时控制电路所提供的信号，产生一取样信号至相对应的一数据锁存电路。其中移位寄存电路的第1级移位缓存单元具有一去能电路与一取样电路，接收定时控制电路的信号，撷取一正确的取样信号输出至相对应的数据锁存电路与下一级移位缓存单元内；而第1级移位缓存单元的去能电路，接收第2级移位缓存单元的取样信号，停止第1级移位缓存单元的取样电路的动作。
文档编号G09G3/36GK1767071SQ200510099
公开日2006年5月3日 申请日期2005年9月13日 优先权日2005年9月13日
发明者吕世香 申请人:友达光电股份有限公司