专利名称：发光控制电路和移位寄存器的制作方法
技术领域：
本实用新型涉及有机发光显示领域，尤其涉及一种发光控制电路和移位寄存器。
背景技术：
有机发光显示二极管(OLED)由于具有高亮度、宽视角、较快的响应速度等优点，已越来越多地被应用于高性能显示中。传统的无源矩阵有机发光显示二极管(PMOLED)随着显示尺寸的增大，需要更短的单个像素的驱动时间，因而需要增大瞬态电流，增加功耗；同时大电流的应用会造成ITO线上压降过大，并使OLED工作电压过高，进而降低其效率。而有源矩阵有机发光显示二极管(AMOLED)通过开关管逐行扫描输入OLED电流，可以很好地
解决这些问题。对于AMOLED (有源矩阵有机发光二极管)显示，不仅需要产生行选通信号，控制与该栅线相连像素的开/关状态，还需要对于有机发光显示二极管的开/关状态进行控制，该有机发光显示二极管的状态控制信号对于P型晶体管构成的AMOLED显示背板是一正电平信号，来确保在显示数据写入像素单元的过程中，OLED器件处于关闭状态，而当显示数据写入像素单元之后，OLED器件开启发光，以此来确保显示图像不会由于像素电路在数据的写入时的不稳定状态发生闪烁。
实用新型内容本实用新型的主要目的在于提供一种发光控制电路和移位寄存器，可以确保在显示数据写入像素单元的过程中，OLED器件处于关闭状态，而显示数据写入像素单元后，OLED器件开启发光，从而确保显示图像不会由于像素电路在数据的写入的不稳定状态发生闪烁。为了达到上述目的，本实用新型提供了一种发光控制电路，用于产生在AMOLED中控制OLED发光的发光控制信号，所述发光控制信号与栅极驱动信号反相；所述发光控制电路包括输入端、输入采样单元、输出单元、复位单元、输出拉低单元和发光控制信号输出端，其中，所述输出拉低单元与所述发光控制信号输出端连接；用于在第一时钟信号的控制下对输入信号进行采样，并将采样得到的信号通过所述输出拉低单元传送至所述发光控制信号输出端的所述输入采样单元，分别与所述输入端、第一时钟信号输入端和所述输出拉低单兀连接；用于在所述输入采样单元对输入信号进行采样后，在第二时钟信号的控制下产生发光控制信号，并将该发光控制信号传送至所述发光控制信号输出端的所述输出单元，分别与所述输入采样单元、第二时钟信号输入端和所述发光控制信号输出端连接；用于在第三时钟信号的控制下向所述输出拉低单元发出复位控制信号的所述复位单元，与第三时钟信号输入端连接；用于根据该复位控制信号对所述发光控制信号进行复位的所述输出拉低单元，与所述复位单元连接。实施时，所述输入采样单元包括第一薄膜晶体管和第二薄膜晶体管；第一薄膜晶体管，栅极与第一时钟信号输入端连接，源极与所述输出单元连接，漏极与所述输入端连接；第二薄膜晶体管，栅极与第一时钟信号输入端连接，源极与输出单元连接，漏极与驱动电源的低电平输出端连接。 实施时，所述输出单元包括第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第一电容和第二电容；第三薄膜晶体管，栅极与第一薄膜晶体管的源极连接，源极与第四薄膜晶体管的栅极连接，漏极与第二时钟信号输入端连接；第四薄膜晶体管，栅极与第三薄膜晶体管的源极连接，源极与第六薄膜晶体管的栅极连接，漏极与驱动电源的低电平输出端连接；第五薄膜晶体管，栅极与第二时钟信号输入端连接，源极与驱动电源的高电平输出端连接，漏极与第二薄膜晶体管的源极连接；第六薄膜晶体管，源极与驱动电源的高电平输出端连接，漏极与第十二薄膜晶体管的源极连接；第七薄膜晶体管，栅极与第二时钟信号输入端连接，源极与驱动电源的高电平输出端连接，漏极与第十三薄膜晶体管的源极连接；第一电容，连接于第三薄膜晶体管的栅极与源极之间；第二电容，连接于第六薄膜晶体管的栅极和驱动电源的低电平输出端之间。实施时，所述复位单元包括第八薄膜晶体管和第九薄膜晶体管；第八薄膜晶体管，栅极与第三时钟信号输入端连接，源极与驱动电源的高电平输出端连接，漏极与第一薄膜晶体管的源极连接；第九薄膜晶体管，栅极与第三时钟信号输入端连接，源极与第二薄膜晶体管的源极连接，漏极与驱动电源的低电平输出端连接。实施时，所述输出拉低单元包括第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第三电容、第四电容、第五电容和第六电容；第十薄膜晶体管，栅极与第十一薄膜晶体管的栅极练级，源极与驱动电源的高电平输出端连接，漏极与第三薄膜晶体管的源极连接；第十一薄膜晶体管，源极与驱动电源的高电平输出端连接，漏极与第四薄膜晶体管的源极连接；第十二薄膜晶体管，栅极与第二薄膜晶体管的源极连接，源极与第六薄膜晶体管的漏极连接，漏极与驱动电源的低电平输出端连接；第十三薄膜晶体管，栅极与第十薄膜晶体管的栅极连接，源极与发光控制信号输出端连接，漏极与驱动电源的低电平输出端连接；第三电容，连接于第十二薄膜晶体管的栅极和源极之间；第四电容，连接于第十三薄膜晶体管的栅极和源极之间；第五电容，连接于第十薄膜晶体管的栅极与驱动电源的低电平输出端之间；第六电容，连接于发光控制信号输出端与驱动电源的低电平输出端之间。[0035]实施时，本实用新型所述的发光控制电路还包括反相输出端；所述第四薄膜晶体管的栅极与所述反相输出端连接；从所述反相输出端输出的信号与所述发光控制信号反相。实施时，第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管和第十三薄膜晶体管是P型TFT。本实用新型还提供了一种移位寄存器，包括多级上述的发光控制电路；
除了第一级发光控制电路和第二级发光控制电路之外，第η级发光控制电路的输入信号为与第(η-2)级发光控制电路的发光控制信号反相的信号；第一级发光控制电路的输入信号和第二级发光控制电路的输入信号为起始信号;η为大于2而小于等于N的整数，N为所述移位寄存器包括的发光控制电路的级数。与现有技术相比，本实用新型所述的发光控制电路和移位寄存器，与产生栅极驱动信号反相的发光控制信号，以使得在显示数据写入像素单元的过程中，OLED器件处于关闭状态，而显示数据写入像素单元后，OLED器件开启发光，从而确保显示图像不会由于像素电路在数据的写入的不稳定状态发生闪烁。
图I是本实用新型第一实施例所述的发光控制电路的电路图；图2是本实用新型第二实施例所述的发光控制电路的电路图；图3是本实用新型一实施例所述的移位寄存器的电路图；图4是本实用新型第二实施例所述的发光控制电路中的工作时序图；图5是如图3所示的移位寄存器的工作时序图。
具体实施方式
为了使本实用新型实施例的目的、技术方案和优点更加明白，下面结合实施例和附图，对本实用新型的实施例做进一步详细的说明。在此，本实用新型的示意性实施例以及说明用于解释本实用新型，但不作为对本实用新型的限定。对于有源矩阵液晶显示器(AMIXD)，栅极驱动电路用于产生像素电路阵列的行选通控制。然而对于AMOLED (有源矩阵有机发光二极管)显示器，OLED为电流驱动器件，因此控制流入OLED的电流通路，即可以控制OLED器件的发光。所以为了在AMOLED (有源矩阵有机发光二极管)显示器中对OLED的发光进行准确的控制，本实用新型提供了一种发光控制电路和移位寄存器。 本实用新型所述的发光控制电路与传统的栅极驱动电路配合工作，用于完成OLED和像素电路工作状态的分别控制。如图I所示，本实用新型第一实施例所述的发光控制电路，用于产生在AMOLED中控制OLED发光的发光控制信号，所述发光控制信号与栅极驱动信号反相；所述发光控制电路包括输入端Input、输入采样单元11、输出单元12、复位单元13、输出拉低单元14和发光控制信号输出端EM[n]，其中，所述输入采样单元11，分别与所述输入端Input、所述输出单元12、第一时钟信号输入端和所述输出拉低单元14连接，用于在第一时钟信号的控制下对输入信号进行采样，并将采样得到的信号通过所述输出拉低单元14传送至所述发光控制信号输出端EM[n]；所述输出单元12，分别与所述输入采样单元11、第二时钟信号输入端和所述发光控制信号输出端EM[n]连接，用于在所述输入采样单元11对输入信号进行采样后，在第二时钟信号的控制下产生发光控制信号，并将该发光控制信号传送至所述发光控制信号输出端 EM[η]；所述复位单元13，分别与第三时钟信号输入端和所述输出拉低单元14连接，用于在第三时钟信号的控制下向所述输出拉低单元发出复位控制信号；所述输出拉低单元14，与所述发光控制信号输出端ΕΜ[η]连接，用于根据该复位控制信号对所述发光控制信号进行复位；从第一时钟信号输入端输入第一时钟信号CKl,从第二时钟信号输入端输入第二时钟信号CK2，从第三时钟信号输入端输入第三时钟信号CK3。本实用新型第一实施例所述的发光控制电路能产生在AMOLED中控制OLED发光的发光控制信号，所述发光控制信号与栅极驱动信号反相，可以在AMOLED (有源矩阵有机发光二极管)显示器中对OLED的发光进行准确的控制，以使得在显示数据写入像素单元的过程中，OLED器件处于关闭状态，而显示数据写入像素单元后，OLED器件开启发光，从而确保显示图像不会由于像素电路在数据的写入的不稳定状态发生闪烁。图2是本实用新型第二实施例所述的发光控制电路的电路图。如图2所示，本实用新型第二实施例所述的发光控制电路基于本实用新型第一实施例所述的发光控制电路。在本实用新型第二实施例所述的发光控制电路中，所述输入采样单元包括第一薄膜晶体管Tl和第二薄膜晶体管Τ2 ；所述输出单元包括第三薄膜晶体管Τ3、第四薄膜晶体管Τ4、第五薄膜晶体管Τ5、第六薄膜晶体管Τ6、第七薄膜晶体管Τ7、第一电容Cl和第二电容C2 ；所述复位单元包括第八薄膜晶体管Τ8和第九薄膜晶体管T9 ；所述输出拉低单元包括第十薄膜晶体管Τ10、第十一薄膜晶体管TH、第十二薄膜晶体管Τ12、第十三薄膜晶体管Τ13、第三电容C3、第四电容C4、第五电容C5和第六电容C6 ；第一薄膜晶体管Tl，栅极与第一时钟信号输入端连接，源极与所述第三薄膜晶体管Τ3的栅极连接，漏极与所述输入端Input连接；第二薄膜晶体管T2，栅极与第一时钟信号输入端连接，源极与第五薄膜晶体管T5的漏极连接，漏极与驱动电源的低电平输出端连接；第三薄膜晶体管T3，源极与第四薄膜晶体管T4的栅极连接，漏极与第二时钟信号输入端连接；第四薄膜晶体管T4，源极与第六薄膜晶体管T6的栅极连接，漏极与驱动电源的低电平输出端连接；第五薄膜晶体管T5，栅极与第二时钟信号输入端连接，源极与驱动电源的高电平输出端连接；第六薄膜晶体管，源极与驱动电源的高电平输出端连接，漏极与第十二薄膜晶体管T12的源极连接；第七薄膜晶体管T7，栅极与第二时钟信号输入端连接，源极与驱动电源的高电平输出端连接，漏极与第十三薄膜晶体管T13的源极连接；第八薄膜晶体管T8，栅极与第三时钟信号输入端连接，源极与驱动电源的高电平输出端连接，漏极与第一薄膜晶体管Tl的源极连接；第九薄膜晶体管T9，栅极与第三时钟信号输入端连接，源极与第二薄膜晶体管T2的源极连接，漏极与驱动电源的低电平输出端连接；第十薄膜晶体管T10，栅极与第十一薄膜晶体管Tll的栅极连接，源极与驱动电源的高电平输出端连接，漏极与第三薄膜晶体管T3的源极连接；第十一薄膜晶体管T11，源极与驱动电源的高电平输出端连接，漏极与第四薄膜晶体管T4的源极连接；第十二薄膜晶体管T12，栅极与第二薄膜晶体管T2的源极连接，源极与第六薄膜晶体管T6的漏极连接，漏极与驱动电源的低电平输出端连接；第十三薄膜晶体管T13，栅极与第十薄膜晶体管TlO的栅极连接，源极与发光控制信号输出端EM[n]连接，漏极与驱动电源的低电平输出端连接；第一电容Cl，连接于第三薄膜晶体管T3的栅极与源极之间；第二电容C2，连接于第六薄膜晶体管T6的栅极和驱动电源的低电平输出端之间；第三电容C3，连接于第十二薄膜晶体管T12的栅极和源极之间；第四电容C4，连接于第十三薄膜晶体管T13的栅极和源极之间；第五电容C5，连接于第十薄膜晶体管TlO的栅极与驱动电源的低电平输出端之间；第六电容C6,连接于发光控制信号输出端EM[n]与驱动电源的低电平输出端之间；从第一时钟信号输入端输入第一时钟信号CKl,从第二时钟信号输入端输入第二时钟信号CK2，从第三时钟信号输入端输入第三时钟信号CK3;驱动电源的高电平输出端的输出电压为VGH，驱动电源的低电平输出端的输出电压为VGL ；NI点是与所述第三薄膜晶体管T3的栅极连接的节点；N2点是与所述第四薄膜晶体管T4的栅极连接的节点；N3点是与所述第六薄膜晶体管T6的栅极连接的节点；N4点是与所述第十二薄膜晶体管T12的栅极连接的节点；N5点是与所述第十三薄膜晶体管T13的栅极连接的节点；N2点(即反相输出端EM_0ut)与下一级移位寄存器单元电路连接，为下一级移位寄存器单元电路提供输入信号；从所述反相输出端EM_0ut输出的信号与所述发光控制信号反相；其中，Cl、C3和C4为自举电容，C2、C4和C6为存储电容；自举电容主要用于抬高或者拉低节点的电平，而存储电容主要用于保持节点的电平。第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管TH、第十二薄膜晶体管T12和第十三薄膜晶体管T13是P型TFT。如图3所示，本实用新型一实施例所述的移位寄存器包括多级本实用新型第二实施例所述的发光控制电路；除了第一级发光控制电路和第二级发光控制电路之外，第η级发光控制电路的输入端Input为与第(η-2)级发光控制电路的反相输出端EM_0ut连接；第一级发光控制电路的输入端Input和第二级发光控制电路的输入端Input与起始信号输入端连接；从所述起始信号输入端输入起始信号STV ； η为大于2而小于等于N的整数，N为所述移位寄存器包括的发光控制电路的级数；在图3 中，STAGE_1、STAGE_2、STAGE_3、STAGE_4、STAGE_5、STAGE_6、STAGE_7、STAGE_8指示的分别是第一级发光控制电路、第二级发光控制电路、第一级发光控制电路、第二级发光控制电路、第三级发光控制电路、第四级发光控制电路、第五级发光控制电路、第六级发光控制电路、第七级发光控制电路、第八级发光控制电路；并且，与奇数级发光控制电路连接的第一时钟信号、第二时钟信号、第三时钟信号分别为CLKl-l、CLKl-2、CLKl-3;与偶数级发光控制电路连接的第一时钟信号、第二时钟信号、第三时钟信号分别为CLK2-l、CLK2-2、CLK2-3。图4是本实用新型第二实施例所述的发光控制电路中的工作时序图，该发光控制电路为移位寄存器中的第一级发光控制电路；STV的脉宽是CKl的脉宽、CK2的脉宽和CK3的脉宽的两倍；CKl的第一个下降沿和STV的下降沿对齐；CK2的第一个下降沿与CKl的第一个上升沿对齐；CK3的第一个下降沿与STV的上升沿对齐；CKl的占空比、CK2的占空比和CK3的占空比为1/3。如图4所示，tl阶段为输入采样阶段，此时输入信号STV亦为低电平，同时CKl为低电平，Tl导通，同时CK2为高电平，T8关闭，则此时NI点的电平被拉低为VGL+ I Vthpl ；同时由于CKl为低电平，T2导通，N4点为低电平，T12导通，点N5为低电平，一方面开启TlO和T11，相应的，点N2和N3的电平为高电平，晶体管T4和T6关闭，确保了点N3和N5的电平，另一方面使T13导通，发光控制信号输出端EM[n]输出的发光控制信号为低电平；其中，Vthp是P型薄膜晶体管的阈值电压；t2阶段为输出阶段，CKl，CK3为高电平，晶体管TI，T3，T2，T9均关闭，由于电容Cl的自举作用，NI点电平将被相应拉低，T3导通，CK2信号为低电平，此时N2点电平为低，则T4导通，将N3点电平拉低，相应的，T6导通，点N5为高电平，T13关闭；由于CK2为低电平，T7导通，则发光控制信号输出端EM[n]输出的发光控制信号为高电平信号，为OLED器件提供开启信号；t3阶段为复位阶段，CK3为低，相应的，T8、T9导通，将点NI电平拉高，点Ν4电平拉低。此时Τ12导通，点Ν5电平为低电平。此时Τ10、Τ11导通。将点Ν2和Ν3拉高，Τ4和T6关闭，确保点Ν3和Ν5的电平；由于点Ν5为低电平，Τ13导通，则此时发光控制信号输出端ΕΜ[η]输出的发光控制信号重新被拉低，完成发光控制信号的复位。图5是如图3所示的移位寄存器的工作时序图，在图5中，EM_out_l、EM_out_2、EM_out_n指示的分别是第一级发光控制电路的反相输出端、第二级发光控制电路的反相输出端、第η级发光控制电路的反相输出端；ΕΜ_1、ΕΜ_2、ΕΜ_η指示的分别是第一级发光控制电路输出的发光控制信号、第二级发光控制电路输出的发光控制信号、第η级发光控制电路输出的发光控制信号；η是小于等于移位寄存器包括的发光控制电路的级数的整数；CLKl-I的脉宽、CLK1-2的脉宽、CLK1-3的脉宽、CLK2-1的脉宽、CLK2-2的脉宽和CLK2-3的脉宽相同；所述起始信号STV的脉宽分别是CLKl-I的脉宽、CLK1-2的脉宽、CLK1-3的脉宽、CLK2-1的脉宽、CLK2-2的脉宽和CLK2-3的脉宽的两倍；CLKl-I的第一个下降沿和STV的下降沿对齐；CLKI-2的第一个下降沿与CLKl-I的第一个上升沿对齐；CLKI-3的第一个下降沿与STV的上升沿对齐；CLK2-1的第一个下降沿位于STV脉宽的1/4处，即位于CLK1-1自身脉宽的1/2处；CLK2-2的第一个下降沿与CLK2-1的第一个上升沿对齐；CLK2-3的第一个下降沿与CLK2-2的第一个上升沿对齐；CLKl-I的占空比、CLKI-2的占空比、CLKI-3的占空比、CLK2-1的占空比、CLK2-2的占空比和CLK2-3的占空比为1/3。以上说明对本实用新型而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本实用新型的保护范围内。
权利要求1.一种发光控制电路，用于产生在AMOLED中控制OLED发光的发光控制信号，其特征在于，所述发光控制信号与栅极驱动信号反相； 所述发光控制电路包括输入端、输入采样单元、输出单元、复位单元、输出拉低单元和发光控制信号输出端，其中， 所述输出拉低单元与所述发光控制信号输出 端连接； 用于在第一时钟信号的控制下对输入信号进行采样，并将采样得到的信号通过所述输出拉低单元传送至所述发光控制信号输出端的所述输入采样单元，分别与所述输入端、第一时钟信号输入端和所述输出拉低单兀连接； 用于在所述输入采样单元对输入信号进行采样后，在第二时钟信号的控制下产生发光控制信号，并将该发光控制信号传送至所述发光控制信号输出端的所述输出单元，分别与所述输入采样单元、第二时钟信号输入端和所述发光控制信号输出端连接； 用于在第三时钟信号的控制下向所述输出拉低单元发出复位控制信号的所述复位单元，与第三时钟信号输入端连接； 用于根据该复位控制信号对所述发光控制信号进行复位的所述输出拉低单元，与所述复位单元连接。
2.如权利要求I所述的发光控制电路，其特征在于， 所述输入采样单元包括第一薄膜晶体管和第二薄膜晶体管； 第一薄膜晶体管，栅极与第一时钟信号输入端连接，源极与所述输出单元连接，漏极与所述输入端连接； 第二薄膜晶体管，栅极与第一时钟信号输入端连接，源极与输出单元连接，漏极与驱动电源的低电平输出端连接。
3.如权利要求2所述的发光控制电路，其特征在于， 所述输出单元包括第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第一电容和第二电容； 第三薄膜晶体管，栅极与第一薄膜晶体管的源极连接，源极与第四薄膜晶体管的栅极连接，漏极与第二时钟信号输入端连接； 第四薄膜晶体管，栅极与第三薄膜晶体管的源极连接，源极与第六薄膜晶体管的栅极连接，漏极与驱动电源的低电平输出端连接； 第五薄膜晶体管，栅极与第二时钟信号输入端连接，源极与驱动电源的高电平输出端连接，漏极与第二薄膜晶体管的源极连接； 第六薄膜晶体管，源极与驱动电源的高电平输出端连接，漏极与第十二薄膜晶体管的源极连接； 第七薄膜晶体管，栅极与第二时钟信号输入端连接，源极与驱动电源的高电平输出端连接，漏极与第十三薄膜晶体管的源极连接； 第一电容，连接于第三薄膜晶体管的栅极与源极之间； 第二电容，连接于第六薄膜晶体管的栅极和驱动电源的低电平输出端之间。
4.如权利要求3所述的发光控制电路，其特征在于， 所述复位单元包括第八薄膜晶体管和第九薄膜晶体管； 第八薄膜晶体管，栅极与第三时钟信号输入端连接，源极与驱动电源的高电平输出端连接，漏极与第一薄膜晶体管的源极连接； 第九薄膜晶体管，栅极与第三时钟信号输入端连接，源极与第二薄膜晶体管的源极连接，漏极与驱动电源的低电平输出端连接。
5.如权利要求4所述的发光控制电路，其特征在于， 所述输出拉低单元包括第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第三电容、第四电容、第五电容和第六电容； 第十薄膜晶体管，栅极与第十一薄膜晶体管的栅极练级，源极与驱动电源的高电平输出端连接，漏极与第三薄膜晶体管的源极连接； 第十一薄膜晶体管，源极与驱动电源的高电平输出端连接，漏极与第四薄膜晶体管的 源极连接； 第十二薄膜晶体管，栅极与第二薄膜晶体管的源极连接，源极与第六薄膜晶体管的漏极连接，漏极与驱动电源的低电平输出端连接； 第十三薄膜晶体管，栅极与第十薄膜晶体管的栅极连接，源极与发光控制信号输出端连接，漏极与驱动电源的低电平输出端连接； 第三电容，连接于第十二薄膜晶体管的栅极和源极之间； 第四电容，连接于第十三薄膜晶体管的栅极和源极之间； 第五电容，连接于第十薄膜晶体管的栅极与驱动电源的低电平输出端之间； 第六电容，连接于发光控制信号输出端与驱动电源的低电平输出端之间。
6.如权利要求5所述的发光控制电路，其特征在于，还包括反相输出端； 所述第四薄膜晶体管的栅极与所述反相输出端连接； 从所述反相输出端输出的信号与所述发光控制信号反相。
7.如权利要求5或6所述的发光控制电路，其特征在于，第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管和第十三薄膜晶体管是p型TFT。
8.—种移位寄存器，其特征在于，包括多级如权利要求I至7中任一权利要求所述的发光控制电路； 除了第一级发光控制电路和第二级发光控制电路之外，第n级发光控制电路的输入信号为与第(n-2)级发光控制电路的发光控制信号反相的信号； 第一级发光控制电路的输入信号和第二级发光控制电路的输入信号为起始信号； n为大于2而小于等于N的整数，N为所述移位寄存器包括的发光控制电路的级数。
专利摘要本实用新型提供了一种发光控制电路和移位寄存器。所述发光控制电路包括输入端、输入采样单元、输出单元、复位单元、输出拉低单元和发光控制信号输出端，所述输入采样单元在第一时钟信号的控制下对输入信号进行采样；所述输出单元在所述输入采样单元对输入信号进行采样后，在第二时钟信号的控制下产生发光控制信号；所述复位单元在第三时钟信号的控制下通过所述输出拉低单元对所述发光控制信号进行复位。本实用新型可以确保在显示数据写入像素单元的过程中，OLED器件处于关闭状态，而显示数据写入像素单元后，OLED器件开启发光，从而确保显示图像不会由于像素电路在数据的写入的不稳定状态发生闪烁。
文档编号G09G3/32GK202650492SQ20122034123
公开日2013年1月2日 申请日期2012年7月13日 优先权日2012年7月13日
发明者金泰逵, 金馝奭, 王颖 申请人:京东方科技集团股份有限公司