半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法。
高击穿电压规格的绝缘栅型晶体管(此后缩写为MOSFET)通常有一漏扩散层。在这种情况下，漏扩散层沿着电流的方向有较低的浓度和较长的尺寸(长度)。在此，要注意，此后将对具有这一样一种结构的漏扩散层称为扩展的漏扩散层。
在此情况下，当扩展的漏散层具有高浓度时，通态电阻就减小，漏区和源区之间的击穿电压反而下降。这对于沿电流方向的扩展的漏扩散层长度来说是真正的事实。因此，在击穿电压(源区和漏区之间)与通态电阻之间就要有一折衷的关系。
在开发大功率和高击穿电压的器件中重要的是要在芯片上占用所要求的面积的条件下以相同的击穿电压实现更小的通态电阻。
迄今已经提出过各种各样的减小通态电阻的意见。
曾经提出过一种有关MOSFET的意见，就是扩展漏扩展层的对面有一层扩展层。例如，在“日本电气株式会社研究与开发”1994年10月，第35卷，第4期中曾对有关的MOSFET作了公开(此后称此为第一常规参考文献)，其中在其扩展的漏扩散层中形成一层具有相反导电型号的扩散层(此后称之为反导电型号扩散层)，而且此扩散层与源区设置在同一电位上。
此外，在未审查的日本专利公报(JP-A)No.昭55-108773中也曾对有关的MOSFET作了公开(此后称此为第二常规参考文献)，其中是使上述的反导电型号扩散层进入断态。这种MOS晶体管具有处于一额定电压和一通态电阻之间的优越特性。
再就是，与本发明有关的其它各种已知的常规技术。例如，为了改进功率集成电路中侧向型MOSFET集成电路的击穿电压和通态电阻之间的折衷关系，在未审查的日本专利公报(JP-A)No.平8-107202中公开了关于“一种具有高击穿电压的侧向型场效应晶体管及其制造方法”(此后称此为第三常规参考文献)。在第三常规参考文献中，在一P型基片的表面层上形成一P型阱区，并在表面层上形成一包含具有一层硅的局部氧化(LOCOS)层的N偏离区的N漏区。这样，就构成了MOSFET。
但第三常规参考文献未完全公开反导电型号的扩散层，而且也和本发明的结构不同。
此外，在未审查的日本专利公报(JP-A)No.平8-255913中曾经公开了有关的一种MOSFET结构，它有高的击穿电压，而且与常规结构相比占用窄的面积(此后称引为第四常规参考文献)。
在第四常规参考文献中，经一场氧化膜的窗孔部分由掺杂的硅基片形成一高掺杂的漏区以节约硅片面积并减小固有电阻。在此情况下，利用用作栅电极并作为掩模的场电极的一层多晶硅条进行选择性/各向异性的刻蚀以获得场氧化膜。
但第四常规参考文献与第三常规参考文献类似，它未全部公开反导电型号的扩散层，而且也与本发明的结构不同。
此外，还在未审查的日本专利公报(JP-A)No.平9-186242中对有关具有双向特性的表面增强/耗尽的MOS晶体管进行了描述(此后称此为第五常规参考文献)。第五常规参考文献主要能够应用于有三个或更多输入的多路调制器。
但第五常规参考文献与第三常规参考文献类似，它未全部公开反导电型号的扩散层，而且也与本发明的结构不同。
在上述常规参考文献中，由于生产工艺的原因，MOSFET不可避免地会有关于电学特性的变化。
在此期间，在利用电致发光(EL)和等离子体显示屏(PDP)的显示器中的高电场下发射象素。因而，扫描线电极或日期线电极就有了电容。具体地说，每一个这些电极具有数nF/线的电容。这就意味着大的电容重复地进行着充电和放电。为此，在放电中恢复电功率以压缩功耗。
在这种恢复的系统中，有一个二极管与一驱动装置的输出端连接。由沿着二极流动的正向电流恢复电功率。为恢复电功率要求二极管有相当小的电阻。为此，需要有两倍电极数量的二极管。
而且，还必需将二极管形成在与用作驱动的半导体集成电路的同一芯片上的一小块占用面积内以此限制生产成本。
与此同时，用复杂的生产工艺形成通常具有的埋层外延结构和绝缘层分隔结构的二极管以避免由于在恢复电功率中寄生的双极管件效应引起电功率恢复效率的下降。
因此本发明的一项目的是要提供一种能够限制电学特性变化的半导体器件及其制造方法。
本发明的另一目的是要提供一种适合于微小型化的半导体器件及其制造方法。
本发明的又一目的是要提供一种能够减小在漏区和源之间的二极管运行电阻的半导体器件及其制造方法。
本发明的又一目的是要提供一种半导体器件，它能从在扩展的漏扩散层中的一层反导电型号扩散层中引出一条布线并用作一独立端。
本发明的又一目的是要提供一种能够减小共发射极直流放大系数的半导体器件及其制造方法。
本发明的又一目的是要提供一种具有大自由度的电极布线图形的半导体器件及其制造方法。
本发明的又一目的是要提供一种具有优越的可靠性和合格率的半导体器件及其制造方法。
本发明的又一目的是要提供一种利用上述半导体器件的驱动装置。
在本发明的半导体器件中，在基片中形成一层源扩散层。此外，在基片中还形成一层漏扩展的扩散层。在扩展的漏扩散层中形成一层漏扩散层。
在此条件下，在扩展的漏扩散层中的漏扩散层附近形成一层反导电型的扩散层。在此情况下，此反导电型号的扩散层具有与扩展的漏扩散层相反的导电型号。
采用这样的一种结构，在源扩散层和漏扩展的扩散层之间以及在基片上形成一主栅区。而且，在反导电型号的扩散层和漏扩散层之间以及在扩展的漏扩散层上形成一个次栅区。
在此情况下，主栅区由一层主栅氧化膜和形成在其上的一主栅电极组成，而所述次栅区则由一层次栅氧化膜和形成在其上的一个次栅电极组成。
而且，还在源扩散层上设置源电极，同时在漏扩散层上设置漏电极。这里，漏电极与次栅电极接触。
此外，在反型号的导电层上设置一端电极。在此情况下，此端电极被用作一独立端。


图1A至1E示出第一常规参考文献的一半导体器件的剖面图；图2A至2E示出第二常规参考文献的一半导体器件的剖面图；图3示出常规半导体器件的一剖面图；图4A至4E示出本发明第一实施例的一半导体器件的剖面图；图5示出本发明第二实施例的一半导体器件的剖面图；图6A至6E示出本发明第三实施例的一半导体器件的剖面图；图7A至7E示出本发明第四实施例的一半导体器件的剖面图；图8示出本发明第五实施例的一剖面图；图9示出本发明第六实施例的一剖面图；图10示出本发明第八实施例的一剖面图；图11示出本发明的驱动装置的一电路结构的方框图；以及图12示出本发明的驱动装置的一电路结构的又一方框图。
为了更好地理解本发明，将首先参照图1和2对常规半导体器件进行说明。该半导体器件与此说明书前面所述的部分常规半导体器件等同。
在图1所绘示的第一常规参考文献生产MOSFET的方法中，在淀积一层场氧化膜之前形成一层扩展的漏扩散层和在扩展的漏扩散层中的一层反导电型号的扩散层(此后简称为反导电型号的扩散层)。
另一方面，尽管在图2绘示的第二常规参考文献的生产MOSFET的方法中，在淀积场氧化膜之前形成了扩展的漏扩散层，但反导电型号的扩散层却是在形成栅电极之后形成的。
首先，参照图1对第一常规参考文献的MOS晶体管进行有关的描述。
首先，制备成如图1A所示的P型硅(Si)基片900。P型Si基片是掺P型杂质硼的，并有(100)的表面取向以及20Ω-cm的电阻率。在这里，P型Si基片900有一主表面900a。
其次，在P型Si基片900的主表面900a上淀积一层薄氧化膜901。在此情况下，氧化膜901的厚度为40nm。此后，在图1A所绘示的P型Si基片900中用A0表示的部位内选择性地掺入N型杂质的磷离子。接着进行退火工艺消除由离子掺杂工艺所造成的晶格缺陷。由此，就在P型Si基片900中形成一层N型扩散层902。在这里，要注意到，这层N型扩散层902被称为扩展的漏扩散层。
随后，将P型杂质的硼离子选择性地掺入N型扩散层902中用B表示的部位内。进行退火工艺消除由离子掺杂工艺所造成的晶格缺陷。由此，就在N型扩散层902中形成一层P型扩散层903。P型扩散层903用作扩展扩散漏极中的反导电型号的扩散层。
接着，如图1B中绘示的，在去除氧化膜901之后采用已知的LOCOS(硅的局部氧化)方法在N型扩散层902上氧化预选部件(用A1表示的部位)形成一层场氧化膜904。在这里场氧化膜904的厚度为1.2μm。
此后，在P型Si基片900的主表面900a上淀积一层栅氧化膜905，如图1C中所示。在此情况下，栅氧化膜905的厚度为400nm。此后，在栅氧化膜905上形成一层多晶硅膜906。在这里，多晶硅膜的厚度为0.4μm。此外，还对多晶硅膜906进行有选择地刻蚀。从而，在栅氧化膜905和部分场氧化膜904上就留下多晶硅膜906。
接着，按照栅氧化膜905的厚度进行各向异性刻蚀工艺使得只留下多晶硅膜906下面的栅氧化膜905。
接着，如图1D中所示经掺入硼离子形成一层DSA(扩散自对准)的扩散层907产生源区结构。此后，进行退火工艺消除晶格缺陷。随后，分别向N型扩散层902的漏区、DSA层907的源区以及DSA扩散层907的背栅接触区掺入高浓度的磷、磷以及硼形成一层N+层909、一层N+层908以及一层P+层910。
随后，有选择地形成一层夹层绝缘膜911使其覆盖场氧化膜904和多晶硅膜906。此外，如图1E所示，还在源区和漏区上有选择地形成铝布线图形912和913。如图1E中所示，铝布线图形912和913以及多晶硅膜906分别用作源电极、漏电极和栅电极。
随后，参照图2将对第二常规参考文献的生产MOS晶体管的方法进行有关的描述。
首先制备成如图2A中所示的P型硅(Si)基片1000。P型Si基片1000是掺P型杂质硼的，并有(100)的表面取向和20Ω-cm的电阻率。在这里，P型Si基片1000有一主表面1000a。
其次，在P型Si基片1000的主表面1000a上淀积一层薄氧化膜1001。在此情况下，氧化膜1001的厚度为40nm。此后，在图2A所绘示，在P型Si基片1000中用A0表示的部位内选择性地掺入N型杂质的磷离子。接着，进行退火工艺消除由离子掺杂工艺所造成的晶格缺陷。由此，就在P型Si基片1000中形成一层N型扩散层1002。在这里，要注意到，这层N型扩散层1002被称为扩展的漏扩散层。
此后，如图2A中所示，在去除氧化膜1001之后用LOCOS工艺在N型扩散层1002中经氧化预选的第一和第二部位(用A1和A2表示的部位)形成第一和第二场氧化膜1003和1004。在这里，第一和第二场氧化膜的厚度各为1.2μm。在此情况下，第一场氧化膜1003形成在靠近N型扩散层1002的一末端部位处。而另一方面，第二场氧化膜1004则形成在离开第一场氧化膜1003靠近N型扩散1002的一中心部位处。
接着，如图2C中所示，在P型Si基片1000的主表面1000a上淀积一层栅氧化膜1005，在此情况下，栅氧化膜1005的厚度为400nm。此后，在栅氧化膜1005上淀积一层多晶硅膜1006。在这里，多晶硅膜1006的厚度为0.4μm。此外，还对多晶硅膜1006进行有选择地刻蚀。从而，在栅氧化膜1005和部分场氧化膜1003上就留下多晶硅膜1006。
而且，还按栅氧化膜1005的厚度进行各向异性刻蚀工艺，使得只留下多晶硅膜1006下面的栅氧化膜1005。
随后，如图2D中所示，经过掺入硼离子形成一层DSA(扩散自对准)的扩散层1007产生一源区结构。此后，进行退火工艺消除晶格缺陷。
接着，分别向DSA层1007的源区、N型扩散层1002的漏区、N型扩散层1002的反导电型号的扩散区(插在第一和第二场氧化膜1003和1004之间的一部位)以及DSA层1007的背栅接触部位掺入高浓度的的磷、磷、硼以及硼形成一层N+层1008、一层N+层1009以及一层P+层1010和一层P+层1011。
在此情况下，N+层1009称为漏高浓度扩散层，而P+层1010则称为反导电型号的扩散层。
此后，有选择地形成一层夹层绝缘膜1012覆盖着第一和第二场氧化膜1003和1004、P+层1010和多晶硅膜1006，如图2E中所示。此外，如图2E中所示，还在源区和漏区上有选择地形成铝布线图形1013和1014。如图2所示，铝布线1013、1014和多晶硅膜1006分别用作源电极、漏电极和栅电极。
然而，上述的第一和第二常规参考文献存在以下的问题。
首先，将对图1和图2中绘示的第一和第二常规参考文献中有关的共同问题进行描述。
扩展的漏扩散层902和1002是按低浓度设计的，这就使它完全被耗尽处于断态。在此条件下，为稳定耗尽部位的电位分布以及为消除当扩散的漏扩散层902和1003被耗尽处于断态时由上部位产生的有害影响，要求氧化膜具有与氧化膜904、1003和1004各层相同的厚度。
另一方面，为了提高诸如相互间的电导和通态电阻等电学特性，每层栅氧化膜905和1005在绝缘击穿电压所许可的范围内要尽可能地设计得薄些。在一般情况下，每层栅氧化膜905和1005要比每层场氧化膜904、1003和1004薄得多。
结果是，每层场氧化膜904、1003和1004的一末端部位(即LOCOS层的鸟咀)不可避免地形成在栅区和漏区之间。这样的一个氧化膜末端部件(鸟咀)要求有所需的尺寸以及与多晶硅膜906、1005的重叠量。
此外，应力集中于鸟咀。从而，在生产工艺中捕获的重金属就收集在鸟咀中。其结果是，抗电场的强度变小，并使成品率下降。
而且，扩展的漏扩散层902和1002是在进行场氧化之前的比较初期的阶段形成的。结果使得，在生产后的杂质要有大在改变。更具体的是，在形成扩展的漏扩散层902和1002之后进行了诸如场氧化和栅氧化之类的高温工艺。特别是，在PMOS中的杂质是硼。结果使得，在氧化中硼被吸收进氧化膜中，加大了变动。
随后，将参照图1对第一常规参考文献有关的固有问题进行描述。在淀积场氧化膜904之前就形成了反导电型号的扩散层903。从而，在生产之后杂质分布大大改变。此外，漏区高浓度扩散层909和栅区之间的定位关系是由同一次掩模步骤确定的。结果完全确保了相对的定位精度。而在另一方面，确定反导电型号扩散层903的掩模步骤却是用另一掩模进行的。结果是，在扩散层、高浓度漏扩散层909和栅区之间的定位关系是由将生产工艺所许可的偏差考虑进去所确定的。在此情况下，当反导电型号的扩散层903偏向高浓度漏扩散层909一侧时，高浓度漏扩散层909和支导电型号的扩散层903之间的击穿电压下降。而在另一方面，若是反导电型号的扩散层903偏向栅区一侧，源和栅之间的击穿电压就下降。
随后，将原图2中绘示的第二常规参考文献的有关固有问题进行描述。
由于扩展的漏扩散层1002中的反导电型号扩散层1010是在完成栅结构之后形成的，它有稳定的杂质浓度分布。此外，在栅区、反导电型号扩散层1010、和高浓度漏扩散层1009之间的定位关系是由同一掩模步骤确定的。从而，确保了定位关系的相对精度。
然而，处于扩展的漏扩散层1002内LOCOS层的两个鸟咀进入断态的高电场。其结果是，生产的合格率下降。而且，将鸟咀考虑进去，还增大了器件的尺寸。
将上述问题考虑进去，本发明提供了一种能够抑制电学特性变动的半导体器件。
(第一实施例)参照图4，将对本发明第一实施例的有关生产半导体器件的方法进行说明。在这里，相应于NMOS晶体管的半导体器件有60V的额定电压。
首先如图4A中所示，制备成一P型硅(Si)基片(此后简称为硅基片)100。P型Si基片100掺硼，并有(100)的表面取向和20Ω-cm的电阻率。在这里，P型Si基片100有一主表面100a。一层厚度为0.2μm的氧化膜101作为栅氧化膜形成在硅基片100的主表面100a上。此后，一层作为栅电极的多晶硅膜102淀积至0.4μm厚度。此外，还用热扩散的方法掺入高浓度的磷以降低多晶硅膜102的电阻率。
接着，如图4B中所示，利用已知的光刻技术将一主栅区(由A0表示的部位)和一次栅区(由B0表示的部位)以外的多晶硅膜102和氧化膜101刻除。由此，在主栅区A0上留下一层第一多晶硅膜102-1和一层氧化膜101-1，而在次栅区B0上则留下一层第二多晶膜102-2和一层第二氧化膜101-2。在此情况下，第一多晶硅膜102-1用作主栅电极，而第二多晶硅膜102-2则用作次栅电极。
在这里，要注意到，第一氧化膜101-1称为主栅氧化膜，而第二氧化膜101-2则称为次栅氧化膜。
如图4C中所示，通过定位主栅区A0的中央为一界限将硅基片100分成源侧的A1部分和漏侧的B1部分。采用这样一种结构，利用光刻的方法将A1部分覆盖上一层光刻胶膜(未示出)。在此条件下，掺入并扩散磷离子在硅基片100的B1部分中形成一层N型扩散的漏扩散层103。
也就是，利用主栅电极102-1的顶部作掩膜按照自对准的方式形成N型漏扩散层103。
此后，利用光刻技术在B1部分盖上一层光刻胶膜(未示出)。在此条件下，掺入并扩散硼离子，形成如图4C中所示的一层P型DSA(扩散自对准)的扩散层104。
如图4D中所示，将A1部分(P型DSA扩散层104)分成离开主栅区A0的A2部分和接近主栅区的B2部分。此外，还用次栅区B0的中央作界限将B1部分(N型扩散的漏扩散层)分成接近主栅区A0的A3部分和离开主栅区的B3部分。
此后，利用由光刻技术形成的光刻胶膜以及第一和第二多晶硅膜102-1和102-2作为离子掺杂工艺的掩膜在表面上形成高浓度层。
具体地说，利用A2部分和A3部分作掩膜向B2部分和B3部分中掺入砷离子，形成高浓度扩散层(一层N+层)105和一层N+层106。与此类似，利用B2部分和B3部分作掩膜向A2部分和A3部分中掺入硼离子，形成离浓度P型扩散层(一层P+层)107和一层P+层108。
在此情况下，高浓度P型扩散层108称为反导电型号扩散层，而高浓度N型扩散层106则称为漏区高浓度扩散层或高浓度漏扩散层。
也就是说，在主栅电极102-1和次栅电极102-2之间以自对准的方式形成反导电型号扩散层108。此外，还按照与次栅电极102-2自对准的方式形成N+层106。
随后，在整个表面上淀积一层以氧化物为基础的绝缘膜109，并利用光刻技术对绝缘膜109进行如图4E中绘示的选择性刻蚀。由此，留下的绝缘膜109盖住第一多晶硅膜(主栅电极)102-1、反导电型号扩散层108的整个表面、第二多晶硅膜102-2(次栅电极)的部分表面、以及第二氧化膜(次栅氧化膜)101-2的侧壁。
此后，在整个表面上淀积铝，并利用光刻的方法有选择地刻蚀铝在表面上形成铝的布线图形110和111。在此情况下，铝布线图形110与高浓度N型扩散层105及高浓度P型扩散层107接触，而铝布线图形111则与漏区高浓度扩散层106接触。
也就是铝布线图形110用作源电极，而铝布线图形111则用作漏电极。在此情况下，铝布线图形还与次栅电极102-2接触。
接着，将对上述半导体器件主要部分的有关尺寸进行说明。
主栅电极102-1的栅长度为5μm。这一尺寸是在为避免耗尽层自扩展的漏扩展层103扩展至源扩散层以致发生穿通的范围内所选用的最小值。
此外，将主栅电极102-1和次栅电极102-2之间的距离设置成5μm左右。当MOS晶体管进入断态时，自反导电型号扩散层108和P型硅基片100两方起生长耗尽层达到夹断状态。在此条件下，扩展的漏扩散层103被完全耗尽。上述的尺寸是在使耗尽的部位不致因超过临界电场而被击穿的范围之内所选用的最小值。
次栅电极102-2的尺寸在3μm左右。这一尺寸设置在使在反导电型号扩散层108和漏区的高浓度扩散层106之间不致发生击穿的范围以内。
这一部位扩散结构的组成包括高浓度的P型扩散层(即反导电型号的扩散层)108、具有低达中等浓度的N型扩散层(即扩展的漏扩散层)103以及高浓度的N型扩散层(即漏区高浓度层)106。在此情况下，由于扩展的漏扩散层103完全被耗尽，具有低达中等浓度的扩散层几乎不会出现浓度依赖(例如，见S.M.Sze著“半导体器件物理”第二版，第105页，图32)。
因而，扩展的漏扩散层103的浓度实际上只由次栅电极102-2的尺寸确定。
漏电极111、源电极110以及主栅电极102-1与常规的MOS晶体管一样，经布线的线自表面引出至半导体器件外部。此外，次栅电极102-2与器件一部分处的铝布线图形(即漏电极)接触。由此，就使次栅电极固定在与漏区相同的电位上。
按照可能应用的领域可以不从反导电型号扩散层108向供电电源引出布线导线。从而，反导电型号的扩散层108就用作一浮动的扩散层。
另一种办法是，通过向半导体器件外部引出一布线电极可以将与导电型号扩散层108固定在源区相同的电位上。
上述实施例具有以下特征，也就是，次栅电极102-2是与主栅电极102-1同时形成的。此外，当形成扩展的漏扩散层103时，至少其顶部是以与主栅电极102-1自对准的方式形成的。
而且，反导电型号扩散层108是用主栅电极102-1和次栅电极102-2作掩膜以自对准的方式形成的。
接着，将对这样制造的MOSFET的有关运行进行说明。
在反导电型号扩散层108和扩展的漏扩散层103上加反偏压使其处于断态。由此，在扩展的漏扩散层103中自反导电型号扩散层108一侧(即一上侧)起生长的耗尽层增加达到半导体基片100的一侧(即下侧)。
其结果是，当确保有相同的击穿电压时，扩展的漏扩散层103与只从低侧生长耗尽层的情形相比就能够有较高的浓度。从而，就能降低通态电阻。
此外，具有较低浓度的扩展的漏扩散层103露出在漏的高浓度扩散层106和反导电型号扩散层108之间的表面上。在露出的部位上形成第二氧化膜101-2和第二多晶硅膜102-2。从而，就实现了用于屏蔽外电场部分的稳定的MOS结构。
此外，此MOS结构还用作稳定地确定低浓度扩散层的电分布的场板。
随后，将对本发明第一实施例的有关效果进行说明。
(1)性能稳定(a)包括源区105、栅区A0和B0、扩展的漏扩散层103、反导电型号扩散层108以及漏区高浓度扩散层106的平面结构只由形成多晶硅膜102的掩模步骤决定。从而，就能实现高精度的平面布置结构。其结果是，按照本实施例就能抑制电学特性的变化。
与此相反，栅区、扩展的漏扩散层、反导电型号扩散层以及漏的高浓度层，要分别使用单独的掩模步骤以常规方式形成的。
(b)所有的扩展的漏扩散层103、及导电型号扩散层108以及漏区高浓度扩散层106都是形成在完成MOS栅结构之后没有扩散工艺中的热处理的最终步骤中。从而，就能在每一扩散层中获得高精度的最终杂质分布。其结果是，能够有效地制止电学特性的变化。
与此相反，至少扩展的漏扩散层必需是按常规技术在场氧化步骤之前形成。从而，由于随后一系列的热处理而降低了最终杂质分布的精度。
(c)低浓度的扩展的漏扩散层103是露出在反导电型号扩散层108和漏高浓度扩散层106之间的次栅区B0内的硅基片100表面100a上。其结果是，这一部位构成稳定的MOS结构。从而使多晶硅膜的电位固定在与漏相同的电位上。由此就能获得屏蔽效应消除在外壳带电情况下产生的不良影响。此外，MOS结构自身就用作高精度的场板。
与比相反，低浓度的耗尽扩散层必需按常规用靠近硅表面的场氧化膜覆盖。
(2)微型化如前所述，从上述(a)和(b)项中明显可以实现微型化。此外，如图4所绘示，半导体器件具有平坦的结构，它没有在源区和漏区中央部位之间的LOCOS层的鸟咀。这样一种结构适合于微形化。
(3)降低了漏区和源区之间二极管的运行电阻。
MOS晶体管往往用作应用于驱动负载的开关器件。与此同时，当电流沿反向流动时，形成在漏区和源区之间的二极管是按正向使用的。
在EL显示器或等离子体显示器的驱动IC中的输出晶体管就使用了这样一种驱动方法。采用这样的结构，反导电型号扩散层108经低电阻的金属布线图形与源电极110耦接。
另一种办法是，将反导电型号扩散层108用作二极管的一独立端。在这里，此端在NMOS晶体管中相当于阳极，而在PMOS晶体管中则相当于阴极。由此可将运行电阻降低至一合理的限度。这是由于，与常规情况相比，它能以高的精度将反导电型号层108和漏高浓度层106的间距设置达最小值。在此情况下，这一间距是为确保击穿电压所需要的。
(4)从反导电型号层108引出布线导线用作独立端。
如在以后要提到的，由于布线导线有很大的自由度，可以很容易在各处抽取。因而，能从反导电型号层108中独自方便地处理引出端。例如，能够将此端直接用作驱动EL等离子体显示器的功率恢复端。
(5)减小寄生双极晶体管的区发射极电流放大系数hFE(在EL/PDP显示器驱动中提高锁升击穿电压以及提高功率恢复系数)。
在一第一导电类型的半导体基片上，形成一第二导电型的阱扩散层。在此第二导电型的阱中，构建成本发明第一导电型的MOS晶体管。采用这样一种结构，第一导电型的扩展的漏扩散层构成一发射极，第二导电型的阱扩散层构成一基极，而第一导电型的半导体基片则构成一集电极。这样就构建成寄生的双极型晶体管，并且能使共发射极电流放大系数hFE向下抑制。
这是由于即使当少数载流子从第一导电型的扩散的漏扩散层向第二导电型的阱扩散层中注入时，大部分少数载流子也未移至第一导电型的半导体基片，而是在反导电型扩散中恢复。由此，功率就送往反导电型扩散层。其结果是，本发明能够进一步提高恢复效率。
(6)电极布线图形有大的自由度。
本发明半导体器件的表面由多晶硅膜102的区域(主栅区A0和次栅区B0)占用，它被固定住电位并为每立方厘米约1020或更高浓度的区域。它几乎不会被耗尽。
采用这样一种结构，在断态发生耗尽，并在它们下面形成用作电场漂移区的扩展物漏扩散层103。因而，就无需考虑由铝布线图形100和111或表面上的电荷所引起的来自模制树脂的电力线产生的影响。从而就有可能按照消除约束的条件进行电极布线。自然地，当模制树树强度充电时，也无需形成用以保护器件差错动作的铝屏蔽。
(7)优越的可靠性/成品率
在用以诸如场氧化膜的厚氧化膜窗孔部位形成反导电型扩散层的方法生产的常规半导体器件中，当MOSFET进入断态时，在诸如LOCOS层的鸟咀之类的氧化膜台阶部位处加上了强电场。从而，使成品率与可靠性下降。
具体地说，在如LOCOS层的鸟咀之类的氧化膜台阶部位处施加有强应力。此外，在施加应力的部位处在制造中易于捕获重金属，将它作为污染物引入。从而降低了抗电场毁损的击穿电压。
与此相反，本发明的半导体器件有平坦的结构，它在源区和漏区中央部位之间没有LOCOS层的鸟咀。其结果是，大大地提高了成品率和可靠性。
参照图5，将对本发明第二实施例的有关半导体器件进行说明。
图5中绘示的半导体器件是与图4中绘示的MOSFET形成在同一半导体基片上，并与图4中绘示的NMOS晶体管构成同一CMOS结构。因而，与图4中绘示的NMOS晶体管相似，额定电压等于60V。
在一P型硅基片220(即P型基片)中形成约10μm的一较深的N阱层200，并在N阱层200中形成一与图4中绘示的NMOS晶体管不同的PMOS晶体管。自然地，相应扩散层的导电类型与图4中绘示的N型相反。也就是，P型的改变成N型，而N型的则改成P型。
此外，图5中绘示的PMOS晶体管用A-A’轴作为中心基本是对称的结构。该结构对应于按平面配置的圆形或矩形。也就是，晶体管除铝布线图形和一层表面绝缘膜之外有完全对称的结构。换句话说，铝布线图形和表面绝缘膜除有关布线连接或电极抽引的制约之外具有对称的结构。
更具体地，如图5中所示，在N阱200的中央部位形成一P型扩展的漏扩散层203，在边缘部位还形成一层N型DSA扩散层204。在此情况下，在N型DSA扩散层204中形成一层高浓度P型扩散层(P+)205和一层高浓度N型扩散层(N+)207。
在这里，要注意到，高浓度N型扩散层208称为反导电层，而高浓度P型扩散层206则称为漏区高浓度扩散层或高浓度扩散层。
此外，在P型扩展的漏扩散层203和N型DSA扩散层之间N阱层200的表面上形成一环状第一氧化膜(主栅氧化膜)201-1和一第一多晶硅膜(主栅电极)202-1。
而且，在反导电型层208和漏高浓度扩散层206之间的P型扩展的漏扩散层203表面上形成一层第二氧化膜(次栅氧化膜)201-2和一层第二多晶硅膜(次栅电极)202-2。
此外，形成一层环状的场氧化膜221使其与高浓度P型扩散层204的周边接触。在所要求的电极以外有选择地形成一层表面绝缘膜209。形成一用作源电极的铝布线图形210，使其与高浓度P型扩散层205及高浓度N型扩散层207接触。
此外，形成一用作漏电极的铝布线图形211，使其与漏高浓度扩散层206接触。
如图5中所示，铝布线图形(漏电极)211部分地与次栅电极(第二多晶硅膜202-2)相连。此外，反导电型号扩散层208部分地与铝布线图形(源电极)210相连。
如图5所绘示，由P型硅基片220、N阱层200以及P型扩展物漏扩散层203构成一寄生的PNP晶体管223。采用这样一种结构，当漏电压变得高于源电压时，电流沿着图5中缓示的箭头225表示的一条主电流通道流动。
此时，要求意到，尽管图4中未绘示出全部器件，但整个器件有以图4E中的B轴为中心的对称结构。在此情况下，与图5中绘示的PMOS晶体管类似，场氧化膜形成在图4E中A轴的外面。
在此情况下，在图4中绘示的NMOS晶体管和图5中绘示的PMOS晶体管两者中各个主栅102-1和202-2的栅长度设置在5μm左右。这一尺寸是在耗尽层范围内的最小设定值，它不致从扩展的漏扩散层102、203起扩展抵达源扩散层104、204出现穿通使MOS晶体管进入断态。
此外，将主电极102-1、202-2和次栅电极102-2、202-2之间的间距设置在5μm左右。这一尺寸是按以下情况确定的。也就是，在夹断状态耗尽层从两层反导电型号扩散层108、208和P型硅基片(NMOS)100或N阱层(PMOS)200起生长达到相互接触。由此，扩展的漏扩散层103、203全被耗尽。在此情况下，上述选用的尺寸达到不致因超过临界电场而击穿的耗尽部位范围以内的最小值。
而且，次栅电极102-2、202-2的尺寸设在3μm左右。这一尺寸为在反导电型号扩散层108、208和漏区高浓度扩散层106、206之间不致发生击穿的范围内的最小值。
这一部分的扩散结构就由高浓度P型扩散层108、206和有低至高浓度的P型扩散层或N型扩散层，以及高浓度的N型扩散层106、208构建成。
在此情况下，由于具有低至高浓度的扩散层103、203完全被耗尽，击穿电压几乎没有温度依赖关系(例如，可见S.M.Sze，“半导体器件物理”第二版，第105页，图32)。因而，击穿电压只取决于栅电极102-2、202-2的尺寸。
接着，将参照图6对第三实施例生产半导体器件的方法进行有关的说明。
在图6中绘示的生产半导体器件的方法中，当额定电压超过100V时，就必需将次栅的宽度设置在4μm或更宽。从而，就必须用两次离子掺杂步骤制造扩展的漏扩散层。
首先制备所如图6A中所示的P型硅(Si)基片(此后简称为硅基片)300。P型Si基片300掺硼，并有(100)的表面取向及20Ω-cm的电阻率。在这里，P型Si基片300有一主表面300a。
接着，在P型Si基片300的主表面300a的整个表面上淀积一层40nm厚度的氧化膜321。接着，用一层光刻胶322作掩膜有选择地掺入磷离子。
也就是，在形成一层多晶硅膜前，利用离子掺杂工艺选择性地引入杂质。这样，在P型Si基片300中就形成了由虚线323所表示的磷离子掺杂层323，并构成扩展的漏扩散层的一部分。
在如图5A中所示的全部去除光刻胶322和氧化膜321之后，在硅基片300的主表面300a上淀积一层达到0.2μm厚度作为栅氧化膜的一层氧化膜301。此外，在其上淀积厚度达0.4μm的一层作为栅电极的多晶硅膜302。
随后，如图6C所示，利用光刻技术经刻蚀工艺去除主栅区(图6C中用A0表示的部位)和次栅区(图6C中用B0表示的部位)以外的多晶硅膜302和氧化膜301。从而，在主栅区A0上留下一层第一多晶硅膜(主栅电极)302-1和一层第一氧化膜(主栅氧化膜)301-1，而在次栅区B0上则留下一层第二多晶硅膜(次栅电极)302-2和一层第二氧化膜(次栅氧化膜)301-2。
在此情况下，硅基片300用主栅区A0的中心作边界划分成源侧的A1部分和漏侧的B1部分。在这里，A1部分定位在次栅区B0的对面方向。而B1部分则包含次栅区B0。
此外，如图6D中所示，未形成光刻胶322的一侧(即形成磷离子掺杂层323的一侧)是用光刻胶322的末端部位作为边界所确定的一A2部分。
接着，利用光刻的方法将一层光刻胶膜(未示出)覆盖住A1部分和A2部分。在此条件下，磷离子被掺入除A1部分和A2部分以外的部位中。在去除光刻胶之后，进行退火工艺。
由此，如图6A中所示，由于磷离子掺杂层323形成在先，通过此时磷离子掺杂形成的掺杂层就与磷离子掺杂层323耦接。从而，如图6D所绘示，在硅基片300的B1部分中就形成一层N型扩展的漏扩散层303。
随后，利用光刻方法将一层光刻胶膜(未示出)覆盖住B1部分，并向A1部分掺入硼离子。在去除光刻胶膜之后进行退火工艺。由此就在硅基片300的A1部分中形成一层P型的DSA(扩散自对准)扩散层304。
此后当中，用与图4所示的相同方法生产半导体器件。具体的情况是，在P型DSA扩散层304中在主栅极302-1的附近形成一层高浓度N型扩散层(N+层)305，而在离开主栅电极302-1处则形成一层高浓度P型扩散层(P+层)307。
此外，在N型漏扩散层303中，在主栅电极302-1和次栅电极302-2之间形成一层高浓度P型扩散层(P+层)308。而在主栅电极302-1的对侧则形成一层高浓度N型扩散层(N+层)306。
在此情况下，高浓度P型扩散层308称为反导电型号扩散层，而高浓度N型扩散层306则称漏区高浓度层或高浓度漏扩散层。
此后，选择性地淀积一层绝缘膜。此外，形成一层铝布线图形310使高浓度N型扩散层305与高浓度P型扩散层307接触，同时形成一层铝布线图形311使漏高浓度扩散层306与次栅电极302-2接触。
也就是，将铝布线图形310用作源电极，而将铝布线图形311用作漏电极。
参照图7，将对第四实施例生产半导体器件的有关方法进行说明。
在图7绘示的半导体器件中，栅电极是用0V和5V之间低电压的通常数字信号开关的。在此情况下，在主栅电极上加上0V至5V之间的一信号，这就需要设置一相当低(1V或更低)的阀值开关栅电极。为了获得这样的阈值，就必须将主栅氧化膜的厚度减薄至数十nm左右。
与此相反，次栅氧化膜是夹在和源区有同一电位的反导电型号扩散层与和漏极同一电位的次栅电极之间。因而，要求其膜厚有80V额定电压的安全余量。在此情况下，其厚度约等于200nm(0.2μm)。这样，就要求主栅氧化膜在厚度上不同于次栅氧化膜。
如图7A中所示，首先制备成P型硅(Si)基片(此后简称为硅基片)400。P型Si基片400掺硼，并有(100)的表面取向及20Ω-cm的电阻率。在这里，P型Si基片400有一主表面400a。
接着，经氧化工艺在P型Si基片400的主表面400a的整个表面上按次栅所需氧化膜厚度形成一层氧化膜(次栅氧化膜)421，在此情况下，氧化膜421的厚度为0.2μm。
随后，如图7B中所示，有选择地刻蚀主栅区的氧化膜421。
此后当中，用氧化工艺为主栅区淀积20nm的一层氧化膜(主栅氧化膜)422。此外，如图7C中所示，还在其上淀积一层多晶硅膜402。在此情况下，尽管次栅区也受到氧化，但由于原已形成了厚氧化膜，所以次栅区的生长速率相当地低于主栅区。在这里，要注意，多晶硅膜402的厚度为0.4μm。
随后，如图7D中所示，除主栅区和次栅区以外的多晶硅膜402和氧化膜422、421均被去除。由此，在主栅区A0上留下一层第一多晶硅膜(主栅电极)402-2和一层厚度为20nm的第一氧化膜(主栅氧化膜)422，而在次栅区B0上则留下一层第二多晶硅膜(次栅电极)403-2和一层厚度为204nm的第二氧化膜(次栅氧化膜)421。
此后，按图4的同一方法生产半导体器件，具体情况是，在硅基片400中形成一层N型扩展的漏扩散层403，在其相对一侧形成一层P型DSA扩散层404。
在P型DSA扩散层404中，在主栅极402-1的附近形成一层高浓度N型扩散层(N+层)405而在离开主栅电极402-1处则形成一层高浓度P型扩散层(P+层)407。
此外，在N型漏扩散层403中，在主栅电极402-1和次栅电极402-2之间形成一层高浓度P型扩散层(P+层)408。而在主栅电极402-1的对侧则形成一层高浓度N型扩散层(N+层)406。
在此情况下，高浓度P型扩散层408称为反导电型号扩散层，而高浓度N型扩散层406则称漏区高浓度层或高浓度漏扩散层。
此后，选择性地淀积一层绝缘膜。此外，形成一层铝布线图形(源电极)410使高浓度N型扩散层405与高浓度P型扩散层407接触，同时形成一层铝布线图形(漏电极)411使漏高浓度扩散层406与次栅电极402-2接触。
随后，将对使用本发明半导体器件的驱动装置进行有关说明。
如前所述，在源区与漏区间的击穿电压和通态电阻特性之间通常有一折衷的关系。本发明的半导体器件具有优越的击穿电压和通态电阻特性。当半导体器件进入断态时，扩展的漏扩散层从上侧和下侧两方起耗尽。由此，扩展的漏扩散层能够有较高的杂质浓度。因此，由于扩展的漏扩散层的杂质浓度较高，就降低了处于导通状态的通态电阻。
曾经发表过有关这种事实的各种各样的报告(例如，可参阅“NEC研究与开发”1994年10月第35卷，第4期“功率1C的RESURF器件工艺”；未审查的日本专利公报(JP-A)昭55-108773；美国专利USP4,300,150和USP4,811,075)。
然而，这些常规技术只是针对提高击穿电压和通态电阻的。从而，通过利用除器件有效部位以外的扩散层布线图形将反导电型扩散层仅仅固定在与源电极相同的电位上。
另一种办法是，使反导电型号扩散层进入断态，不从其中引出电极。代之以在反导电型号扩散层上加一反偏压使无电流流过。
参阅图4，当注意力集中于漏扩散层中的结构时，由漏电极和反导电型号扩散层108构建一个二极管。与处于通态的源区和漏区之间的连续电阻(通态电阻)或源电极和漏电极之间的寄生二极管的正向电阻相比起来，此二极管的正向电阻变得相当小。这是按照剖面结构的观点所假定的事实。在此情况下，能将电阻减小至1/5左右或更低。
在本发明的器件中，有非常小工作电阻的二极管包含在常规的双重表面结构的扩展的漏扩散层中。此二极管即使当二极管即使当二极被正向偏置时也是处于正向使用。为此，经一有欧姆接触金属的电接触从反导电型号扩散层中引出电极以保持前述优点，并用作一独立端。
参照图8，将对第五实施例有上述结构的半导体器件进行有关的说明。在这里，第五实施例的半导体器件除一n型阱之外是使用图5至图8绘示的任一制造方法制造的。
如图8中绘示的，第五实施例的半导体器件有一侧向型的MOSFET，它有高击穿电压规格的扩展的漏扩散层503。此半导体器件有在P型半导体基片520中的一N型阱500。在N型阱500的表面上经一层主栅氧化膜形成一层多晶硅膜的主栅电极502-1，同时经表面上的一层次栅氧化膜形成一层多晶硅膜的次栅电极502-2。
此外，用主栅电极502-1按自对准的方式形成扩展的漏扩散层503。在此条件下，与扩展的漏扩散层503有相反导电型号的反导电型号扩散层508，形成在漏高浓度扩散层506和栅区之间的扩展的漏扩散层503内。要注意到，反导电型号扩散层508可以称为一层TOP扩散层。
在主栅电极502-1和离开N型阱500中的扩展的漏扩散层503的场氧化膜521之间形成一层源扩散层507和一层N型扩散层505。此外，用扩展的漏扩散层503中的主栅电极502-1和次栅电极502-2按自对准的方式形成反导电型扩散层508。
反导电型号扩散层508与表面上的金属膜512有一欧姆电接触。此外还用扩展的漏扩散层503中的次栅电极按自对准的方式形成一层P型高浓度漏扩散层506。在此情况下，高浓度漏扩散层506有比扩展的漏扩散层503更高的杂质浓度。高浓度漏扩散层506与漏电极511相连。
一层如铝之类的金属膜512作为一独立的电极与反导电型号扩散层508相连。在此情况下，独立的电极用作独立的端，类似一源端、一漏端和一栅端。在这里，独立端在NMOS中称为DA端，而在PMOS中则称为DK端。
如前所述，本发明第五实施例的半导体器件是高击穿电压规格的绝缘栅型电场效应晶体管。此半导体器件在扩展的漏扩散层中有反导电型扩散层。此外，反导电型号扩散层有与金属布线图形的欧姆电接触。在此条件下，独立端是直接从低电阻的半导体器件表面上的金属布线图形引出的。
参阅图8，在第五实施例的半导体器件中在约15Ω-cm电阻率的P型半导体基片520中设一约10μm深度的N型阱。这样，PMOS器件就形成在N型阱500中。在此情况下，P型扩展的漏扩散层503有约3μm至4μm的深度。此外，在P型扩散层503中形成约1μm深度的反导电型号扩散层508和P型高浓度漏扩散层506。
在此情况下，反导电型号扩散层508有与P型硅基片520表面上的铝膜512的欧姆电接触。这一铝端512用作漏扩散层503中一个二极管的阳极，并作为与源端、漏端和栅端无关的DK端向半导体器件的外部引出。
在此情况下，当扩散层的导电型号与未形成N型阱500条件下的情况相反时，半导体器件对应于NMOS。在此条件下，有与反导电型号扩散层欧姆电接触的铝膜用作漏扩散层中所包含的二极管的阳极，并作为DA端向半导体器件的外部引出。
参照图9，将对第六实施例的半导体器件进行有关的说明。在这里，第六实施例的半导体器件是用图4至图7中绘示的任一制造方法制造的。
图9中绘示的半导体器件相应于一NMOS，并由于制造半导体器件的方法不同，它在P型半导体基片620表面上场氧化膜和多晶硅膜的配置上与图8中绘示的半导体器件有很大差别。图9中的半导体器件与图6中的半导体器件在其它结构上几乎是相当的。
在此述图9的半导体器件中，经P型半导体基片520表面上的一层栅氧化膜形成一层多晶硅膜的栅电极602-1。此外，与扩展的漏扩散层603的导电型号相反的一层反导电型号扩散层608形成在场氧化膜621之间的扩展的漏扩散层603中。在这里，要注意，此后可以将反导电型号扩散层608称为TOP扩散层。
在离开扩展的漏扩散层603处和在栅电极602-1和场氧化膜621之间形成一层N型源扩散层607和一层P型接触扩散层605。反导电型号扩散层608有一与表面上的金属层612的欧姆电接触。此外，还用扩展的漏扩散层603中的扬氧化膜按自对准的方式形成一层高浓度P型漏扩散层606。在这里，高浓度漏扩散层606有比扩展的漏扩散层603更高的杂质浓度。高浓度漏扩散层606与漏电电极611相连。
一层如铝之类的金属膜612作为一独立电极与反导电型号扩散层608相连。此独立电极用作类似于源端，漏端和栅端的一独立端。在这里，要注意，独立端在NMOS型中称为DA端，而在PMOS型中称为DK端。
当在半导体器件中形成约10μm深度的N型阱而且扩散层的导电型号相反时，此器件相应为PMOS，在此情况下，与N型扩展的漏扩散层中的反导电型号扩散层有欧姆电接触的铝膜成为漏扩散层中所包含的二极管的阳极电极。由此，铝膜就作为DK端向半导体器件外部引出。
参照图10，将对第七实施例的半导体器件进行有关的说明。
P型半导体基片720掺硼并有20Ωcm的电阻率。在上述P型半导体基片720上利用离子注入磷和热处理形成一层5μm深度的N型扩展的漏扩散层703使其抵达N型漏扩散层707。
如图10中所示，在N型扩展的漏扩散层703中以及在半导体基片720表面上形成一层N型高浓度漏扩散层706、一层在P型扩展的漏扩散层中的反导电型号扩散层708以及一层N型源扩散层707。在这里，每层扩散层的深度约为0.5至1.0μm。
在N型源扩散层707附近形成一层P型接触扩散层705。在此情况下，此扩散层从N型扩展的漏扩散层703中部分地伸出。
栅电极702-1形成在源扩散层707一侧内0.4μm厚度的一层栅氧化膜上并设在漏扩散层706一侧内0.1μm厚度的场氧化膜721上。
从N型高浓度漏扩散层706、N型扩展的漏扩散层中的反导电型号扩散层708和有欧姆电接触的栅电极702中分别引出一漏端711、一DA端712和一栅端。
与此类似，引出一源端710使其与半导体基片表面上的N型源扩散层707和P型接触扩散层705两者形成欧姆接触。
随后，将对使用本发明半导体器件的驱动电路进行有关说明。此驱动电路利用上述的半导体器件，并设计成在运行期内有以下两步。
也就是，半导体器件进入第一状态中的断态。此外，当在漏区和源区之间需有击穿电压时，就要在漏扩散层中包含的二极管上加反偏压以确保击穿电压。为此，在PMOS结构中在漏端和DK端之间加上偏压，同时NMOS结构中则在漏端和DA端之间加上偏压。换句话说，在PMOS结构中可使KD端进入断态，而在NMOS结构中则可使DA端进入断态。
在另一方面，在第二状态的整个周期或部分周期内漏区所含二极管的电流正向流动。
这样，在第一状态中在源区和漏区之间需有高击穿电压的期间要在所包含的二极管上加反偏压。此外，在第二状态中的整个周期或部分周期内要有意使电流沿所含二极管的正向流动。
随后，将参照图11和12对具体的驱动电路进行有关的说明。
驱动电路的组成包括一第一输出CMOS电路、一第二输出CMOS电路、一第三输出CMOS电路、一功率恢复部分和一EL屏部分860。第一至第三输出CMOS电路的组成各包括PMOS部分820-1、820-2和820-3以有NMOS部分821-1、821-2和821-3。
PMOS部分的组成各包括一PMOSFET 811-1、一寄生的PNP晶体管815-1和一包含的二极管816-1。在此情况下，包含的二极管816-1阴极与DK线相连。PMOS部分中的PMOSFET 811-1的源极与电源线(即VDD线)相连。
NMOS部分的组成各包括一FET812-1、在漏和源之间的一寄生二极管813-1和包含的二极管814-1。在此情况下，包含的二极管的阳极与DA线相连。NMOS部分中NMOSFET 812-1的源与电源线(VSS线)相连。PMOS部分中的PMOSFET 811-1的漏和NMOS部分中的NMOSFET 812-1的漏经公用的第一输出和第一屏端与EL屏860中的一电容器Cp1连接。
此外，在图11和12中绘示的驱动电路中相应于PMOS型的半导体器件和按此PMOS型的半导体器件象已知通常的CMOS电路那样相互以CMOS结构连接。也就是，PMOS型的源端与VDD线连接，而NMOS的源端则与VSS线连接。各自的漏端相互连接，并作为一输出端的外引出。
而且，PMOS型的DK端与DK线连接，而NMOS型的DA线连接。图11和12中绘示的每一第一至第三输出CMOS电路与此相对应。
尽管未绘示出各个栅一侧的输入电路，但一低压系统(通常为5V)的CMOS信号控制电路和一高低电压的电位转换电路是作为驱动电路构建在同一芯片上。
此外，尽管图11和12中的输出数为三，实际上的数量如前所述是数百。因而，有这些输出的集成电路无法在一片半导体芯片上实现。其结果是，由每一片半导体芯片有数十个输出的多片芯片构建成驱动电路。在此情况下，尽管只对第一输出CMOS电路的分量因子进行了说明，但第二和第三输出CMOS电路中的说明与其相同。
C1和C2各表示一电容器，L1和L4各表示一电抗器，D1和D2各表示一二极管，而各SCR1至SCR6表示用于控制向半导体提供电源的控制电路(电源恢复电路)中的一可控整流器。它们完全控制对有第一至第数百输出的CMOS电路(图11和12中的第三CMOS电路)提供电源。从而，只有一个器件是所需要的。
随后，将对本发明的驱动电路进行有关说明。
在EL屏的运行中，按序起动扫描线电极，使其从显示器上侧向下侧扫描。反复进行动作。也就是，这种操作意味着反复进行(电容器Cp1的正电极充电→保持→电容器Cp1的放电→电容器Cp2的正电极充电→保持→电容器Cp2的放电→电容器Cp3的正电极充电→保持→电容器Cp3的放电)运作。
在保持期间指定在正充电的扫描线电极上的一象素按照图象数据进行辐射。也就是，相反的数据线电极被负充电。
在这种反复运作中，扫描线电极被按序转移。在此情况下，作为起动扫描线电极的扫描线电极被用充电功率(0.5×Cp×充电电压的平方)充电起动。在一般情况下，在放电时为降低功耗未将功率放弃，并被恢复以对随后的电极充电。
在此条件下，高电位一侧的电源线设置成电位VDD′=230V，而低电位一侧的电源线则设置成电位VSS′=OV。
首先，将对正充电电容器Cp1的有关步骤进行描述。
可控硅整流器SCR5、SCR6和第一输出CMOS电路802-1的PMOS型器件811-1设置成通态，同时第一输出CMOS电路的NMOS型器件812-1、第二和第三输出CMOS电路的PMOS型器件则设置成断态。此时，电流通道变成高电位一侧的电源(VDD′)→可控硅整流器SCR5→第一输出CMOS电路的PMOS型器件→第一输出CMOS电路→第一屏端→电容器Cp1。从而，电容器Cp1被充电。
此时，还将230V的电压加到处于断态的第二和第三输出CMOS电路802-2和802-3的PMOS型器件上。因而，需要有一在漏和源之间的高击穿电压的余量。为此，经可控硅整流器SCR5和二极管D1向各个器件的漏区中所含二极管816-2和816-3上加反向偏压。由此，使漏和源之间所需的击穿电压保持不变。
随后，将对由电容器Cp1产生的放电进行有关的说明。
第一输出CMOS电路802-1的PMOS型器件转换成断态，而可控硅整流器SCR2则转换成通态。当可控硅整流器SCR2导通时，放电的电流通道变成电容器Cp1→第一输出CMOS电路的PMOS型器件的包含的二极管(正向)→DK线→DK电功率恢复端→电抗器L2→可控硅整流器SCR2→电容器C1。
在此情况下，第一屏端的端电压由于有L2，它由下式决定。
初始电压〔230V〕×COS(ω1×t)(ω1=[(C1+Cp1)/L2×C1×Cp1])]]>在开始放电之后，可控制硅整流器SCR2在第一屏端的端电压开始变为零时起(在π/2ω1之后)设置成断态。当可控硅整流器设置成断态的这一时间，在电容器Cp1中所充的电功率转移至电容器C1。实际上，由于有电流通道的电阻元件或负载而产生损耗，它关系到电功率的转移效率。
随后，将对电容器Cp2的放电过程进行有关说明。
可控硅整流器SCR5、第一和第三输出CMOS电路802-1、802-3的PMOS型器件811-1、811-3以及第二输出CMOS电路的NMOS型器件设置成断态，而第二输出CMOS电路的PMOS器件则设置成通态。在此情况下，可控硅整流器SCR1导通。
此时，放电电流经流可控硅整流器SCR1→电抗器L1→第二输出CMOS电路的PMOS型器件→第二输出→第二屏端→电容器Cp2。
在此情况下，电容器C1的端电压由下式决定。(初始电压〔230V〕×Cp1/C1×COS(ω2×t)(ω2=[(C1+Cp2)/L1×C1×Cp2])]]>在可控硅整流器SCR1导通之后开始设置成零的时间(在π/2ω2之后)可控硅整流器断开。此时，电容器Cp2的端电压变成初始电压〔230V〕，当时的电路无损耗。其实，当电容器Cp1的电功率转移至电容器C1以及当电容器C1的电功率转移至电容器Cp2时，由电流通道的电阻元件和负载引起了损耗。在向Cp2完成充电补偿损耗的同时，SCR5导通。由此，电功率就由高电位一侧的电源(VDD)提供。
在此过程中，向第一和第三输出CMOS电路中PMOS型器件包含的二极管加反向偏压。由此，源和漏之间的击穿电压保持不变。
随后的过程按同样方式进行(保持电容器Cp2的充电状态→电容器Cp2放电→向电容器Cp3的正电极放电→保持→电容器Cp3的放电)。在此情况下，在上述周期中可控硅整流器SCR3和SCR4设设断态。
如上所述，对向电容器Cp1至Cp3的正电极写入模式进行了有关说明。正电极写入模式是与交替驱动的EL显示器中的负电极写入模式交替进行的。
在负电极写入模式的情况下，高电位一侧的电源电位设置成VDD′=0，而低电位一侧的电源则设置成VSS″=-180V。在第一至第三CMOS电路中，在PMOS型器件和NMOS型器件之间相互改变对通和断态的说明。此外，在有关对控制电源的外部电路的说明代之以SCR5→SCR6,D1→D2,L1→L4,L2→L3,SCR1→SCR4,SCR2→SCR3,C1→C2。
本发明的半导体器件具有在漏和源之间的优越的击穿电压以及优越的通态电阻。此外，漏电极能够同时形成优越低运行电阻的二极管而无需增加器件面积(PMOS型中的阴极端，NMOS型中的阳极端)。
本发明的电路能够利用具有上述半导体器件的两种效果的漏中所包含的二极管。两种效果是指优越的击穿电压/通态电阻特性，而且运行电阻极低又无需新的器件区。特别是，当将本发明的半导体器件用于驱动EL显示器的上述开关器件时，由于在向负载充电时有优越的通态电阻特性，能够减少充电时间和电功率损耗。
而且，由于所含二极管的运行电阻小，负载的放电时间和电功率损耗能够减小。这些效果能用新的芯片占用面积实现。
此外，当半导体基片、阱和扩散层的导电类型相互相反时，不可避免地会形成如图8中所示与常规形相似的寄生的双极型晶体管。寄生的双极型晶体管在图10中被绘示成一等效电路。
当将寄生的双极型晶体管用作图10中绘示的驱动EL显示器的开关器件时，按照电功率恢复的观点，将变为无效功率的集电极电流不可避免地流向Vss一侧以致降低了电功率恢复的效率。
然而，按照本发明的半导体器件中，与寄生双极型晶体管的基极和发射极之间的正向运行电阻相比所包含的二极管的运行电阻小至1/5左右，而且是独立地引出端部。从而就能消除上述寄生双极型晶体管产生的有害影响。
即使当在漏电极和源电极上加正向偏压时，只要在所包含的二极管上加相同或较高的正偏正就能抑制由漏扩散层向阱中注入的少数载流子。
在用于驱动EL显示器的常规半导体器件中，不可避免地必须采用需经复杂工艺的结构以抑制寄生双极型晶体管的电流放大系数。在此情况下，复杂的结构包括在高浓度锑层上进行外延生长的埋层外延结构和在埋层绝缘膜上形成有源层的绝缘层隔离结构。
然而，当将本发明的器件引用作驱动EL显示器的器件时，通过利用只从半导体基片表面引入杂质的简单工艺的自隔离结构就能实现此半导体器件。
权利要求
1.一种有一片基片的半导体器件，其特征在于，它包括一层形成在所述基片中的源扩散层；一层形成在所述基片中的漏扩展扩散层；一层形成在所述扩展漏扩散层中的漏扩散层；一层形成在所述扩展的漏扩散层中的所述漏扩散层附近的反导电型号扩散层，所述反导电型号扩散层具有与所述扩展漏扩散层相反的导电型号；一形成在所述源扩散层和所述漏扩散层之间以及在所述基片上面的主栅区；以及一形成在所述反导电型号扩散层和所述漏扩散层之间以及所述扩展的漏扩散层上面的次栅区。
2.按照权利要求1所述的一种器件，其特征在于，所述主栅区是由一层主栅氧化膜和一形成在其上的主栅电极组成，而所述次栅区则由一层次栅氧化膜和一形成在其上的次栅电极组成。
3.按照权利要求2所述的一种器件，其特征在于，它还包括一设在所述源扩散层上的源电极；以及一设在所述漏扩散层上的漏电极；所述漏电极与所述次栅极连接。
4.按照权利要求1所述的一种器件，其特征在于，在所述基片中形成一层DSA(扩散自对准)扩散层，在所述DSA扩散层中设置所述源扩散层。
5.按照权利要求1所述的一种器件，其特征在于，它还包括一层形成在所述主栅区和部分所述次栅区上的绝缘膜。
6.按照权利要求1所述的一种器件，其特征在于，它还包括设在所述源扩散层上的一源电极，设在所述漏扩散层上的一漏电极，以及设在所述反导电型号层上的一端电极，所述端电极被用作一独立端。
7.按照权利要求6所述的一种器件，其特征在于，在所述反导电型号扩散层与所述漏扩散层之间形成一个二极管。
8.按照权利要求1所述的一种器件，其特征在于，所述源扩散层包含在所述扩展的漏扩散层当中。
9.按照权利要求1所述的一种器件，其特征在于，所述主栅区有与所述次栅区不同的厚度。
10.按照权利要求9所述的一种器件，其特征在于，所述次栅区的厚度大于所述主栅区。
11.一种有一片第一导电型号的基片的半导体器件，其特征在于，它包括一形成在所述基片中的阱区，所述阱区有与所述第一导电型号相反的第二导电型号；一层形成在所述阱区内的源扩散层；一层形成在所述阱区内的漏扩展扩散层，所述漏扩散扩散层具有第一导电型号；一层形成在所述扩展漏扩散层中的漏扩散层；一层形成在所述扩展漏扩散层中的所述漏扩散层附近的反导电型号扩散层，所述反导电型号扩散层具有第二导电型号；一形成在所述源扩散层和所述漏扩展扩散层之间以及所述阱区上面的主栅区；以及一形成在所述反导电型扩散层和所述漏扩散层之间以及所述扩展漏扩散层上面的次栅区。
12.按照权利要求11所述的一种器件，其特征在于，所述主栅区是由一层主栅氧化膜和一形成在其上的主栅电极组成，而所述次栅区则由一层次栅氧化膜和一形成在其上的次栅电极组成。
13.按照权利要求12所述的一种器件，其特征在于，它还包括一设在所述源扩散层上的源电极；以及一设在所述漏扩散层上的漏电极；所述漏电极与所述次栅电极接触。
14.按照权利要求11所述的一种器件，其特征在于，在所述阱区内形成一层DSA(扩散自对准)扩散层，在所述DSA扩散层中设置所述源扩散层。
15.按照权利要求11所述的一种器件，其特征在于，它还包括在所述主栅区和部分所述次栅区上形成的一层绝缘膜。
16.按照权利要求11所述的一种器件，其特征在于，在所述扩展漏扩散层中形成一寄生的双极型晶体管。
17.按照权利要求11所述的一种器件，其特征在于，它还包括设在所述源扩散层上的一源电极，设在所述漏扩散层上的一漏电极，以及设在所述反导电型号层上的一端电极，所述端电极被用作一独立端。
18.按照权利要求17所述的一种器件，其特征在于，在所述反导电型号扩散层与所述漏扩散层之间形成一个二极管。
19.一种制造具有一片基片的半导体器件的方法，其特征在于在所述基片上淀积一层氧化膜；在所述氧化膜上淀积一层多晶硅膜；利用光刻工艺刻蚀所述氧化膜和所述多晶硅膜，使在所述基片上留下一主栅区和一次栅区；在所述基片中形成一层源扩散层；按照与所述主栅区自对准的方式在所述基片中形成一层漏扩展扩散层；在所述扩展漏扩散层中形成一层漏扩散层，以及按照与所述主栅区和所述次栅区自对准的方式在所述扩展漏扩散层中的所述漏扩散层附近形成一层反导电型号扩散层；所述反导电型号扩散层具有与所述扩展的漏扩散层相反的导电型号。
20.按照权利要求19所述的一种方法，其特征在于，所述漏扩散层是按照与所述次栅区自对准的方式形成的。
21.按照权利要求19所述的一种方法，其特征在于，所述主栅区形成在所述源扩散层和所述漏扩展扩散层之间以及所述的基片上，以及在所述反导电型号扩散层和所述漏扩散层之间以及在所述扩展漏扩散层上形成一次栅区。
22.按照权利要求19所述的一种方法，其特征在于，它包括有步骤在所述源扩散层上形成一源电极；以及在所述漏扩散层上形成一漏电极；所述漏电极与所述次栅电极接触。
23.按照权利要求19所述的一种方法，其特征在于，在所述基片中形成一层DSA(扩散自对准)扩散层，在所述DSA扩散层中设置所述源扩散层。
24.按照权利要求19所述的一种方法，其特征在于，它还包括有步骤在所述主栅区和部分所述次栅区上形成的一层绝缘膜。
25.按照权利要求19所述的一种方法，其特征在于，它还包括有步骤在所述刻蚀步骤之前掺入杂质离子形成一部分所述扩展漏扩散层。
全文摘要
在一半导体器件中,在一基片中形成一源扩散层,并在基片中形成一漏扩展扩散层。在扩展漏扩散层中形成一漏扩散层。在扩展漏扩散层中漏扩散层的附近形成一反导电型号扩散层。反导电型号扩散具层有与扩展漏扩散层相反的导电型号。在基片上的漏扩散层与漏扩展扩散层之间形成一主栅区。在反导电型号扩散层和漏扩散层之间以及在扩展漏扩散层上形成次栅区。
文档编号G09G3/30GK1218299SQ9812490
公开日1999年6月2日 申请日期1998年11月13日 优先权日1997年11月13日
发明者高桥健一郎 申请人:日本电气株式会社