专利名称：静电放电防护电路的制作方法
技术领域：
本发明涉及一种静电放电防护电路。
背景技术：
静电放电(Electro Static Discharge，ESD)是造成大多数电子元件或者电子系统受到过度电性应力(Electrical Overstress，EOS)破坏的主要因素。静电放电可能会对半导体元件等形成永久性的毁坏，因此影响集成电路的电路功能，而使得电子产品工作不正常。而静电放电的产生，一般在于电子元件或系统在制造、生产、组装、测试、存放或搬运过程中，静电会累积在人体、仪器或储放设备之内，甚至电子元件本身也会有静电的积累。当人体、仪器或储放设备与电子元件之间接触时，将会形成一静电放电路径，使得电子元件或系统遭到不可预期的损害。为了防护静电放电电流对电子元件所造成的损害，采用静电放电防护电路(Electro Static DischargeProtection Circuit)得以实现。其中，静电放电防护电路可分为栅极耦合N型信道金氧化物半导体(Gate-Coupled NMOS，GCNMOS)静电放电防护电路、栅极接地N型信道金氧化物半导体(Gate-GroundedNMOS，GGNMOS)静电放电防护电路、栅极驱动N型信道金氧化物半导体(Gate Driven NMOS，GDNMOS)静电放电防护电路及P型信道金氧化物半导体(PMOS)静电放电防护电路等等。
请参阅图1，是一种现有技术具有传统静电放电防护单元的薄膜晶体管液晶显示器电路示意图。该薄膜晶体管液晶显示器电路1包括具一定间距平行分布的多个栅极线20、与该栅极线20垂直且相互平行分布的多个信号线30，其中虚线区域10为显示区域，该显示区域周边分布有公共电极40，每一栅极线20与公共电极40之间和每一信号线30与公共电极40之间均设置有一静电放电防护单元50。
请参阅图2，是图1所示薄膜晶体管液晶显示器电路的静电放电防护单元示意图。该静电放电防护单元100设置在一第一电源线201和一第二电源线211之间。该静电放电防护单元100包括一静电放电电路110、一第一控制电路120和一第二控制电路130。
该第二控制电路130与第一控制电路120串联，该第一控制电路120包括一场效晶体管121，该场效晶体管121的栅极和漏极相连，该第二控制电路130包括一场效晶体管131，该场效晶体管131的栅极和漏极相连。该静电放电电路110包括一场效晶体管111，该场效晶体管111的源极与该场效晶体管121的栅极和漏极相连，且一并连接至第一电源线201，该场效晶体管111的漏极与该场效晶体管131的栅极和漏极相连，且一并连接至该第二电源线211，该场效晶体管111的栅极与场效晶体管121和场效晶体管131的源极相连。
当第一电源线201与第二电源线211之间电位差超过第一控制电路120或第二控制电路130所设定的电位差时会打开场效晶体管111，因此经由场效晶体管111将电荷释放。因此，无论是来自外界的静电电压或者电子元件本身的电压都可由静电放电电路110进行电荷释放。
但是，第一电源线201(栅极线或信号线)和第二电源线211(公共线)在正常工作状态下，其工作电压差大于第一控制电路120或第二控制电路130所设定的电位差(例如该工作电压V＝2Vt+Vcom，Vt为每个场效晶体管的临界电压，Vcom为第二电源线211的电位)时，场效晶体管111会有漏电流产生，即静电放电防护单元100会有漏电流产生。若漏电流过大，会产生额外的电能损耗，甚至会损坏静电放电防护单元100的元件，同时漏电流过大会使公共电极电压随着栅极电压摆荡，因此会产生闪烁现象和画面不稳的问题，另画面因栅极线的电压不准确而产生失真的现象。
发明内容为克服现有技术静电放电防护电路漏电流较大的缺陷，有必要提供一种漏电流较小的静电放电防护电路。
还有必要提供一种用于液晶显示器的静电放电防护电路。
一种静电放电防护电路，其包括一第一控制电路、一第二控制电路和一静电放电电路，该第二控制电路与该第一控制电路串联，该第一控制电路包括多个场效晶体管由Q1…QM(M为大于1的整数)表示，其中任一个场效晶体管Qn(1＜n＜M，n为整数)的栅极与漏极相连，并与Qn-1的源极相连，该任一个场效晶体管Qn的源极与Qn+1的栅极与漏极相连，该多个场效晶体管Q1…QM依序串联；该第二控制电路包括多个场效晶体管由QM+1…Q2M表示，其中任一个场效晶体管Qm(M+1＜m＜2M，m为整数)的栅极与漏极相连，并与Qm+1的源极相连，该任一个场效晶体管Qm的源极与Qm-1的栅极与漏极相连，该多个场效晶体管QM+1…Q2M依序串联；该静电放电电路至少包括一场效晶体管，该静电放电电路之至少一场效晶体管的栅极与该第一控制电路的末端场效晶体管QM和第二控制电路的首端场效晶体管QM+1的源极互相连接，其源极与第一控制电路的首端场效晶体管Q1的栅极和漏极连接，其漏极与第二控制电路末端场效晶体管Q2M的栅极和漏极连接；当加载电压大于该第一控制电路或该第二控制电路所设定的电压时，由该第一控制电路或该第二控制电路的多个场效晶体管控制后，打开该静电放电电路的场效晶体管Q0，经由该静电放电电路的场效晶体管Q0将静电电荷释放。
一种用于液晶显示器的静电放电防护电路，连接于一第一电源线与一第二电源线，其包括一第一控制电路、一第二控制电路和一静电放电电路，该第二控制电路与该第一控制电路串联，该第一控制电路包括多个场效晶体管由Q1…QM(M为大于1的整数)表示，其中任一个场效晶体管Qn(1＜n＜M，n为整数)的栅极与漏极相连，并与Qn-1的源极相连，该任一个场效晶体管Qn的源极与Qn+1的栅极与漏极相连，该多个场效晶体管Q1…QM依序串联；该第二控制电路包括多个场效晶体管由QM+1…Q2M表示，其中任一个场效晶体管Qm(M+1＜m＜2M，m为整数)的栅极与漏极相连，并与Qm+1的源极相连，该任一个场效晶体管Qm的源极与Qm-1的栅极与漏极相连，该多个场效晶体管QM+1…Q2M依序串联；该静电放电电路至少包括一场效晶体管，该静电放电电路的至少一场效晶体管的栅极与该第一控制电路的末端场效晶体管QM和第二控制电路的首端场效晶体管QM+1的源极互相连接，其源极与第一控制电路的首端场效晶体管Q1的栅极和漏极连接，且一并连接至该第一电源线，其漏极与第二控制电路末端场效晶体管Q2M的栅极和漏极连接，且一并连接至该第二电源线；当加载电压大于该第一控制电路或该第二控制电路所设定的电压时，由该第一控制电路或该第二控制电路的多个场效晶体管控制后，打开该静电放电电路的场效晶体管Q0，经由该静电放电电路的场效晶体管Q0将静电电荷释放。
相较于现有技术，由于上述静电放电防护电路和用于液晶显示器的静电放电防护电路的第一控制电路和第二控制电路均包括多个场效晶体管，相当于该第一控制电路和第二控制电路分别增加了多个负载，若当加载工作电压大于该第一控制电路和第二控制电路所设定的电压时，由该第一控制电路或该第二控制电路的多个场效晶体管控制后，打开静电放电电路的场效晶体管，经由该静电放电电路电荷的释放，因此可减小漏电流。
图1是一种现有技术具有传统的静电放电防护单元的薄膜晶体管液晶显示器电路示意图。
图2是图1所示薄膜晶体管液晶显示器电路的静电放电防护电路示意图。
图3是第一实施方式所揭露的静电放电防护电路的示意图。
图4是第二实施方式所揭露的静电放电防护电路的示意图。
具体实施方式
请参阅图3，是第一实施方式静电放电防护电路示意图。该静电放电防护电路3包括一静电放电防护单元300，其设置在一第一电源线401和一第二电源线411之间。该静电放电防护单元300包括一静电放电电路310、一第一控制电路320和一第二控制电路330。
该第二控制电路330与第一控制电路320串联，该第一控制电路320包括多个场效晶体管321由Q1…QM(M为大于1的整数)表示，该场效晶体管321Q1…QM依序串联，其中每个场效晶体管321的栅极与漏极相连，且每个场效晶体管321的源极与相邻的场效晶体管321的漏极相连。该第二控制电路330也包括多个场效晶体管331由QM+1…Q2M(M为大于1的整数)表示，场效晶体管331QM+1…Q2M依序串联，其中每个场效晶体管331的栅极与漏极相连，且每个场效晶体管331的源极与相邻的场效晶体管331的漏极相连。因该第二控制电路330与第一控制电路320串联，即Q1…QM和QM+1…Q2M依序串联，其中场效晶体管QM的源极与场效晶体管QM+1的源极相连。
该静电放电电路310包括一场效晶体管311由Q0表示，场效晶体管Q0的源极与该场效晶体管Q1的栅极和漏极相连，且一并连接至第一电源线401。该场效晶体管Q0的漏极与该场效晶体管Q2M的栅极和漏极相连，且一并连接至该第二电源线411。该场效晶体管Q0的栅极与场效晶体管QM和场效晶体管QM+1的源极相连。
该场效晶体管311、多个场效晶体管321和多个场效晶体管331均为相同的NMOS型场效晶体管。
当第一电源线401与第二电源线411之间电位差超过第一控制电路320或第二控制电路330所设定的电压时打开场效晶体管311，因此会经由场效晶体管311将电荷释放。因此，无论是来自外界的静电电压或者电子元件本身的电压都可由静电放电电路310进行电荷释放。
由于上述第一控制电路320和第二控制电路330均包括多个场效晶体管321、331，即M个场效晶体管，因此当第一电源线401(栅极线或信号线)或第二电源线411(公共线)的工作电压差大于该第一控制电路或第二控制电路所设定的电压，例如该工作电压V＝(M+1)Vt+Vcom(Vt为每个场效晶体管的临界电压，Vcom为第二电源线211的电位)时，该静电放电防护单元300会产生流经场效晶体管311的漏电流。相较于现有技术，由于第一控制电路320和第二控制电路330均包括多个场效晶体管321和331，故，该静电放电防护单元300的负载大于现有技术静电放电防护单元100的负载，因此，在相同电压下，该静电放电防护单元300产生的漏电流较小，即可避免产生闪烁现象和画面不稳的问题，另也可以确保画面不会产生失真的现象。
另，因静电放电电路310漏电流I正比于W/L，W为静电放电电路310的场效晶体管311信道宽度，L为场效晶体管311信道长度，因上述静电放电防护单元300可减小漏电流，故，在相同漏电流设计下可增大W，进而增大静电放电电流，即可以增大静电放电电路310的静电放电强度。
请参阅图4，是第二实施方式静电放电防护电路示意图。该静电放电防护电路5包括一静电放电防护单元500，该静电放电防护单元500设置在一第一电源线601和一第二电源线611之间。该静电放电防护单元500包括一静电放电电路510、一第一控制电路520和一第二控制电路530。该第二控制电路530与第一控制电路520串联，该第一控制电路520包括多个场效晶体管521由Q1…QM(M为大于1的整数)表示，该场效晶体管521Q1…QM依序串联，其中每个场效晶体管521的栅极与漏极相连，且每个场效晶体管521的源极与相邻场效晶体管521的漏极相连。该第二控制电路530也包括多个场效晶体管531由QM+1…Q2M表示，场效晶体管531QM+1…Q2M依序串联，其中每个场效晶体管531的栅极与漏极相连，且每个场效晶体管531的源极与相邻场效晶体管531的漏极相连。因该第二控制电路530与第一控制电路520串联，即Q1…QM和QM+1…Q2M依序串联，其中场效晶体管QM的源极与场效晶体管QM+1的源极相连。
该静电放电电路510包括一第一场效晶体管511和一第二场效晶体管512分别由Q0和Q0’表示，第一场效晶体管Q0和第二场效晶体管Q0’的源极与该场效晶体管Q1的栅极和漏极相连，且一并连接至第一电源线601。该第一场效晶体管Q0和第二场效晶体管Q0’的漏极与该场效晶体管Q2M的栅极和漏极相连，且一并连接至该第二电源线611。该第一场效晶体管Q0和第二场效晶体管Q0’的栅极与场效晶体管QM和场效晶体管QM+1的源极相连。
该场效晶体管511、多个场效晶体管521和多个场效晶体管531均为相同的NMOS型场效晶体管。
当第一电源线601和第二电源线611之间电位差超过第一控制电路520或第二控制电路530所设定的电位差时会打开场效晶体管511、512，因此经由静电放电电路510的场效晶体管511、512将电荷释放。因此，无论是来自外界的静电电压或者电子元件本身的静电电压都可由静电放电电路510进行电荷释放。
相较于第一实施方式，该第二实施方式静电放电防护电路500采用具两个场效晶体管511、512的静电放电电路510，因此可藉由二途径放电，不仅可增强放电能力也可以进一步保障静电放电功能。
但是，该静电放电防护电路并不限于上述第一和第二实施方式所述，例如第一控制电路320、520、第二控制电路330、530和静电放电电路310、510的场效晶体管311、321、331、511、521、531均为相同的PMOS型场效晶体管，也可以是不同的NMOS型场效晶体管，也可以是其它类型的MOS如CMOS型场效晶体管等。
权利要求
1.一种静电放电防护电路，其包括一第一控制电路，其包括多个场效晶体管由Q1…QM(M为大于1的整数)表示，其中任一场效晶体管Qn(1≤n＜M，n为整数)的栅极与漏极相连，该场效晶体管Qn的源极与场效晶体管Qn+1的栅极与漏极相连，该多个场效晶体管Q1…QM依序串联；一第二控制电路，该第二控制电路与该第一控制电路串联，该第二控制电路包括多个场效晶体管由QM+1…Q2M表示，其中任一场效晶体管Qm(M+1＜m≤2M，m为整数)的栅极与漏极相连，该场效晶体管Qm的源极与Qm-1的栅极与漏极相连，该多个场效晶体管QM+1…Q2M依序串联，且该场效晶体管QM+1的源极连接至场效晶体管QM的源极；一静电放电电路，该静电放电电路包括一场效晶体管由Q0表示，该场效晶体管Q0的栅极与该场效晶体管QM和场效晶体管QM+1的源极互相连接，其源极与场效晶体管Q1的栅极和漏极连接，其漏极与场效晶体管Q2M的栅极和漏极连接；当加载电压大于该第一控制电路或该第二控制电路所设定的电压时，由该第一控制电路或该第二控制电路的多个场效晶体管控制后，打开该静电放电电路的场效晶体管Q0，经由该静电放电电路的场效晶体管Q0将静电电荷释放。
2.如权利要求1所述的静电放电防护电路，其特征在于该静电放电电路进一步包括一场效晶体管由Q0’表示，该场效晶体管Q0’栅极与场效晶体管Q0的栅极相连，其源极与场效晶体管Q1的栅极和漏极连接，其漏极与场效晶体管Q2M的栅极和漏极连接，当加载电压大于该第一控制电路或该第二控制电路所设定的电压时，由该第一控制电路或该第二控制电路的多个场效晶体管控制后，打开该静电放电电路的二场效晶体管，经由该静电放电电路的二场效晶体管将静电电荷释放。
3.如权利要求2所述的静电放电防护电路，其特征在于第一控制电路的多个场效晶体管、第二控制电路的多个场效晶体管和静电放电电路的二场效晶体管均为N型信道金氧化物半导体。
4.如权利要求2所述的静电放电防护电路，其特征在于第一控制电路的多个场效晶体管、第二控制电路的多个场效晶体管和静电放电电路的二场效晶体管均为P型信道金氧化物半导体。
5.一种用于液晶显示器的静电放电防护电路，连接于一第一电源线与一第二电源线，其包括一第一控制电路，其包括多个场效晶体管由Q1…QM(M为大于1的整数)表示，其中任一场效晶体管Qn(1≤n＜M，n为整数)的栅极与漏极相连，该场效晶体管Qn的源极与场效晶体管Qn+1的栅极与漏极相连，该多个场效晶体管Q1…QM依序串联；一第二控制电路，该第二控制电路与该第一控制电路串联，该第二控制电路包括多个场效晶体管由QM+1…Q2M表示，其中任一场效晶体管Qm(M+1＜m≤2M，m为整数)的栅极与漏极相连，该场效晶体管Qm的源极与Qm-1的栅极与漏极相连，该多个场效晶体管QM+1…Q2M依序串联，且该场效晶体管QM+1的源极连接至场效晶体管QM的源极；一静电放电电路，该静电放电电路包括一场效晶体管由Q0表示，该场效晶体管Q0的栅极与该场效晶体管QM和场效晶体管QM+1的源极互相连接，其源极与场效晶体管Q1的栅极和漏极连接，且一并连接至该第一电源线，其漏极与场效晶体管Q2M的栅极和漏极连接，且一并连接至该第二电源线；当加载电压大于该第一控制电路或该第二控制电路所设定的电压时，由该第一控制电路或该第二控制电路的多个场效晶体管控制后，打开该静电放电电路的场效晶体管Q0，经由该静电放电电路的场效晶体管Q0将静电电荷释放。
6.如权利要求5所述的用于液晶显示器的静电放电防护电路，其特征在于该第一电源线为栅极线或信号线，该第二电源线为公共线。
7.如权利要求5所述的用于液晶显示器的静电放电防护电路，其特征在于该第一电源线为公共线，该第二电源线为栅极线或信号线。
8.如权利要求5所述的用于液晶显示器的静电放电防护电路，其特征在于该静电放电电路进一步包括一场效晶体管由Q0’表示，该场效晶体管Q0’栅极与场效晶体管Q0的栅极相连，其源极与场效晶体管Q1的栅极和漏极连接，其漏极与场效晶体管Q2M的栅极和漏极连接，当加载电压大于该第一控制电路或该第二控制电路所设定的电压时，由该第一控制电路或该第二控制电路的多个场效晶体管控制后，打开该静电放电电路的二场效晶体管，经由该静电放电电路的二场效晶体管将静电电荷释放。
9.如权利要求8所述的用于液晶显示器的静电放电防护电路，其特征在于第一控制电路的多个场效晶体管、第二控制电路的多个场效晶体管和静电放电电路的二场效晶体管均为N型信道金氧化物半导体。
10.如权利要求8所述的用于液晶显示器的静电放电防护电路，其特征在于第一控制电路的多个场效晶体管、第二控制电路的多个场效晶体管和静电放电电路的二场效晶体管均为P型信道金氧化物半导体。
全文摘要
本发明公开一种静电放电防护电路，其包括一第一控制电路、一第二控制电路和一静电放电电路，该第一控制电路和第二控制电路均包括多个场效晶体管，该多个场效晶体管相互依序串联，该静电放电电路至少包括一场效晶体管，该静电放电电路的至少一场效晶体管的栅极与该第一控制电路的末端场效晶体管和第二控制电路的首端场效晶体管的漏极互相连接，该静电放电电路的至少一场效晶体管的源极与第一控制电路的首端场效晶体管的栅极和源极连接，该静电放电电路的至少一场效晶体管的漏极与第二控制电路末端场效晶体管的栅极和源极连接。本发明还提供一种用于液晶显示器的静电放电防护电路。本发明静电放电防护电路可降低漏电流。
文档编号G02F1/13GK1946261SQ20051010020
公开日2007年4月11日 申请日期2005年10月7日 优先权日2005年10月7日
发明者陈启铭, 陈弘育 申请人:群康科技(深圳)有限公司, 群创光电股份有限公司