专利名称：移位寄存器单元及液晶显示器栅极驱动装置的制作方法
技术领域：
本发明涉及液晶显示器驱动技术，尤其涉及一种移位寄存器单元及液晶显示器 栅极驱动装置。
背景技术：
如图Ia所示为现有技术中的一种移位寄存器单元结构示意图，如图Ib所示为 图Ia移位寄存器单元的时序图。移位寄存器单元包括第一薄膜晶体管Tl、第二薄膜 晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜 晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜 晶体管T10、第九薄膜晶体管Tll和第十二薄膜晶体管T12，还包括电容Cl。信号输 入端(INPUT-I)输入信号(INPUT)，第一时钟信号输入端(CLKIN)输入第一时钟信 号(CLK)，第二时钟信号输入端(CLKBIN)输入第二时钟信号(CLKB)，低电压信号 输入端(VSSIN)输入低电压信号(VSS)，复位信号输入端(RESETIN)输入复位信号 (RESET)，信号输出端(OUT)输出栅极驱动信号(OUTPUT)。第一薄膜晶体管Tl的源 极、第二薄膜晶体管T2的漏极、第十薄膜晶体管TlO的栅极和电容Cl的汇聚处为PU结 点，第五薄膜晶体管T5的栅极、第六薄膜晶体管T6的栅极、第八薄膜晶体管T8的漏极 和第七薄膜晶体管T7的源极的汇聚处为PD结点，第九薄膜晶体管T9的源极、第十薄膜 晶体管TlO和第七薄膜晶体管T7的栅极的汇聚处为PD—CN结点。从图Ib中可以看出，在栅极驱动信号(OUTPUT)为低电平时，即使第一时钟信 号(CLK)或第二时钟信号(CLKB)为高电平，栅极驱动信号(OUTPUT)和PU结点处的 信号也能保持低电平。当栅极驱动信号(OUTPUT)为高电平时，第一时钟信号(CLK)和 PU结点处的信号同时为高电平，由于电容Cl的耦合作用，PU结点处的信号的电平尤其 高，第九薄膜晶体管T9和第十薄膜晶体管TlO同时导通，形成较大的漏电流，从而导致 移位寄存器单元的功耗增加，最终导致使用了该移位寄存器单元的液晶显示器的功耗增 加。
发明内容
本发明的目的是针对现有技术中存在的问题，提供一种移位寄存器单元及液晶 显示器栅极驱动装置，能够减小移位寄存器单元的功耗，从而减小液晶显示器栅极驱动 装置的功耗。为实现上述目的，本发明提供了一种移位寄存器单元，包括第一薄膜晶体管，其漏极和栅极均与信号输入端连接；第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号 输入端连接，源极与低电压信号输入端连接；第三薄膜晶体管，其漏极与第一时钟信号输入端连接，栅极与所述第一薄膜晶 体管的源极连接，源极与信号输出端连接；
第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位 信号输入端连接，源极与所述低电压信号输入端连接；第五薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，源极与所述低电 压信号输入端连接；第六薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，源极与所述低电 压信号输入端连接；第七薄膜晶体管，其漏极与第二时钟信号输入端连接，源极分别与所述第五薄 膜晶体管的栅极和所述第六薄膜晶体管的栅极连接；第八薄膜晶体管，其漏极与所述第七薄膜晶体管的源极连接，栅极与所述第一 薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；第九薄膜晶体管，其漏极和栅极均与所述第二时钟信号输入端连接，源极与所 述第七薄膜晶体管的栅极连接；第十薄膜晶体管，其漏极与所述第九薄膜晶体管的源极连接，栅极与所述第一 薄膜晶体管的源极连接，源极与所述低电压信号输入端连接。本发明还提供了一种液晶显示器栅极驱动装置，包括沉积在液晶显示器阵列基 板上的多个前述的移位寄存器单元；除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器 单元的信号输出端均和与其相邻下一个移位寄存器单元的信号输入端以及与其相邻的上 一个移位寄存器单元的复位信号输入端连接，第一个移位寄存器单元的信号输出端与第 二个移位寄存器单元的信号输入端连接，最后一个移位寄存器单元的信号输出端和与其 相邻的上一个移位寄存器单元的复位信号输入端以及自身的复位信号输入端连接；第一个移位寄存器单元的信号输入端输入帧起始信号；第奇数个移位寄存器单元的第一时钟信号输入端输入第一时钟信号，第二时钟 信号输入端输入第二时钟信号，第偶数个移位寄存器单元的第一时钟信号输入端输入第 二时钟信号，第二时钟信号输入端输入系统第一时钟信号；每个移位寄存器单元的低电压信号输入端输入低电压信号。本发明实施例提供的移位寄存器单元及液晶显示器栅极驱动装置，将第九薄膜 晶体管的漏极和栅极以及第七薄膜晶体管的漏极与第二时钟信号输入端连接，在栅极驱 动信号为高电平期间，第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和第十薄膜 晶体管中不会产生漏电流，从而可以减小移位寄存器单元的功耗，从而减小采用了该移 位寄存器单元的液晶显示器的功耗。下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
图Ia所示为现有技术中的一种移位寄存器单元结构示意图；图Ib所示为图Ia移位寄存器单元的时序图；图2a所示为本发明移位寄存器单元结构示意图；图2b所示为图2a移位寄存器单元的时序图；图3a所示为本发明移位寄存器单元实施例一结构示意图3b所示为图3a移位寄存器单元的时序图；图4所示为本发明移位寄存器单元实施例二结构示意图；图5所示为本发明移位寄存器单元实施例三结构示意图；图6a所示为本发明液晶显示器栅极驱动装置结构示意图；图6b所示为图6a所示液晶显示器栅极驱动装置的输入输出时序图。
具体实施例方式如图2a所示为本发明移位寄存器单元结构示意图，该移位寄存器单元包括10个 薄膜晶体管，其中，第一薄膜晶体管Tl的栅极和漏极均与信号输入端(INPUT-I)连接； 第二薄膜晶体管T2的漏极与第一薄膜晶体管Tl的源极连接，第二薄膜晶体管T2的栅 极与复位信号输入端(RESETIN)连接，第二薄膜晶体管T2的源极与低电压信号输入端 (VSSIN)连接；第三薄膜晶体管T3的漏极与第一时钟信号输入端(CLKIN)连接，第三 薄膜晶体管T3的栅极与第一薄膜晶体管Tl的源极连接，第三薄膜晶体管T3的源极与信 号输出端(OUT)连接；第四薄膜晶体管T4的栅极与复位信号输入端(RESETIN)连接， 第四薄膜晶体管T4的漏极与第三薄膜晶体管T3的源极连接，第四薄膜晶体管T4的源极 与低电压信号输入端(VSSIN)连接；第五薄膜晶体管T5的漏极与第一薄膜晶体管Tl的 源极连接，第五薄膜晶体管T5的源极与低电压信号输入端(VSSIN)连接；第六薄膜晶 体管T6的漏极与第三薄膜晶体管T3的源极连接，第六薄膜晶体管T6的源极与低电压信 号输入端(VSSIN)连接；第七薄膜晶体管T7的漏极与第二时钟信号输入端(CLKBIN) 连接，第七薄膜晶体管T7的源极分别与第五薄膜晶体管T5的栅极和第六薄膜晶体管T6 的栅极连接；第八薄膜晶体管T8的栅极与第一薄膜晶体管Tl的源极连接，第八薄膜晶 体管T8的漏极与第七薄膜晶体管T7的源极连接，第八薄膜晶体管T8的源极与低电压 信号输入端(VSSIN)连接；第九薄膜晶体管T9的栅极和漏极均与第二时钟信号输入端 (CLKBIN)连接，第九薄膜晶体管T9的源极与第七薄膜晶体管T7的栅极连接；第十薄 膜晶体管TlO的栅极与第一薄膜晶体管Tl的源极连接，第十薄膜晶体管TlO的漏极与第 九薄膜晶体管T9的源极连接，第十薄膜晶体管TlO的源极与低电压信号输入端(VSSIN) 连接。第一薄膜晶体管Tl的源极、第二薄膜晶体管T2的漏极、第五薄膜晶体管T5的 漏极、第十薄膜晶体管TlO的栅极、第八薄膜晶体管T8的栅极和第三薄膜晶体管T3的 栅极的汇聚处为PU结点，第七薄膜晶体管T7的源极、第八薄膜晶体管T8的漏极、第五 薄膜晶体管T5的栅极和第六薄膜晶体管T6的栅极的汇聚处为PD结点，第九薄膜晶体管 T9的源极和第七薄膜晶体管T7的栅极的汇聚处为PD—CN结点。本发明提供的移位寄存器单元与图Ia所示的移位寄存器单元结构上的区别之处 在于本发明提供的移位寄存器单元中，第九薄膜晶体管T9的栅极和漏极、第七薄膜晶 体管T7的漏极均与第二时钟信号输入端(CLKBIN)连接，而图Ia中，第九薄膜晶体管 T9的栅极和漏极、第七薄膜晶体管T7的漏极均与第一时钟信号输入端(CLKIN)连接； 并且本发明提供的移位寄存器单元中省去了第十一薄膜晶体管T11、第十二薄膜晶体管 T12和电容Cl。如图2b所示为图2a移位寄存器单元的时序图，图2a中，信号输入端(INPUT-I) 输入信号(INPUT)，第一时钟信号输入端(CLKIN)输入第一时钟信号(CLK)，第二时钟信号输入端(CLKBIN)输入第二时钟信号(CLKB)，低电压信号输入端(VSSIN)输入 低电压信号(VSS)，复位信号输入端(RESETIN)输入复位信号(RESET)，信号输出端 (OUT)输出栅极驱动信号(OUTPUT)。图2b中没有示出低电压信号(VSS)，低电压信 号(VSS)是一个一直保持低电平的信号。下面结合图2a和图2b说明本发明移位寄存器单元的工作原理。选择图2b所示时序图的一部分并将其划分为五个阶段，在第一阶段，信号输 入端(INPUT-I)输入信号(INPUT)为高电平，复位信号输入端(RESETIN)输入的复 位信号(RESET)为低电平，第一薄膜晶体管Tl导通，PU结点处信号为高电平，第三 薄膜晶体管T3、第八薄膜晶体管T8和第十薄膜晶体管TlO导通；第一时钟信号输入端 (CLKIN)输入的第一时钟信号(CLK)为低电平，第二时钟信号输入端(CLKBIN)输入的 第二时钟信号(CLKB)为高电平，第七薄膜晶体管T7、第九薄膜晶体管T9导通，通过设 置第七薄膜晶体管T7的沟道的宽长比和第八薄膜晶体管T8的沟道的宽长比之间的比例， 以及第九薄膜晶体管T9的沟道的宽长比和第十薄膜晶体管TlO的沟道的宽长比之间的比 例，可以使得PD结点处的信号为低电平，于是第五薄膜晶体管T5和第六薄膜晶体管T6 截止，第七薄膜晶体管T7的沟道的宽长比和第八薄膜晶体管T8的沟道的宽长比之间的 比例可以为1/5 1/50 ；第九薄膜晶体管T9的沟道的宽长比和第十薄膜晶体管TlO的沟 道的宽长比之间的比例可以为1/5 1/50 ；复位信号输入端(RESETIN)输入的复位信号 (RESET)为低电平，第二薄膜晶体管T2和第四薄膜晶体管T4截止，信号输出端(OUT) 输出的栅极驱动信号(OUTPUT)为低电平。第二阶段，信号输入端(INPUT-I)输入信号(INPUT)为低电平，复位信号输入 端(RESETIN)输入的复位信号(RESET)为低电平，第一薄膜晶体管截止，PU结点处的 信号保持高电平，于是第三薄膜晶体管T3、第八薄膜晶体管T8和第十薄膜晶体管TlO保 持导通；第二时钟信号输入端(CLKBIN)输入的第二时钟信号(CLKB)为低电平，第九 薄膜晶体管T9截止，PD结点处的信号保持低电平，第五薄膜晶体管T5和第六薄膜晶体 管T6保持截止；复位信号输入端(RESETIN)输入的信号(RESET)为低电平，第二薄膜 晶体管T2和第四薄膜晶体管T4保持截止；第一时钟信号输入端(CLKIN)输入的第一时 钟信号(CLK)为高电平，并且第三薄膜晶体管保持导通，所以信号输出端(OUT)输出的 栅极驱动信号(OUTPUT)为高电平。第三阶段，信号输入端(INPUT-I)输入信号(INPUT)为低电平，复位信号输入 端(RESETIN)输入的复位信号(RESET)为高电平，第二薄膜晶体管T2和第四薄膜晶体 管T4导通，第二薄膜晶体管T2的源极与低电压信号输入端(VSSIN)连接，于是PU结 点处被拉低至低电平，第三薄膜晶体管T3、第八薄膜晶体管T8和第十薄膜晶体管TlO截 止；第二时钟信号输入端(CLKBIN)输入的第二时钟信号(CLKB)为高电平，第七薄膜 晶体管T7和第九薄膜晶体管T9导通，PD结点处为高电平，PD—CN结点处为高电平， 于是第五薄膜晶体管T5和第六薄膜晶体管T6导通；第一时钟信号输入端(CLKIN)输入 的第一时钟信号(CLK)为低电平，并且第第四薄膜晶体管T4导通，信号输出端(OUT) 输出的栅极驱动信号(OUTPUT)被拉低至低电平。第四阶段，信号输入端(INPUT-I)输入信号(INPUT)为低电平，复位信号输入 端(RESETIN)输入的复位信号(RESET)为低电平，第一薄膜晶体管Tl截止，PU结点
7处的信号保持低电平，第八薄膜晶体管T8和第十薄膜晶体管TlO截止；第二时钟信号输 入端(CLKBIN)输入的第二时钟信号(CLKB)为低电平，第九薄膜晶体管T9截止；因为 第三阶段PD—CN结点处的信号为高电平，在第四阶段，第九薄膜晶体管T9和第十薄膜 晶体管TlO截止，所以PD—CN结点处的信号保持高电平，于是第七薄膜晶体管T7导通； 第七薄膜晶体管T7的漏极与第二时钟信号输入端(CLKBIN)连接，第四阶段第二时钟信 号(CLKB)为低电平，第三阶段PD结点处的信号为高电平，所以第四阶段，PD结点处 的信号由高电平逐渐降低至低电平，第五薄膜晶体管T5和第六薄膜晶体管T6逐渐从导通 变为截止；复位信号输入端(RESETIN)输入的复位信号(RESET)为低电平，第二薄膜 晶体管T2和第四薄膜晶体管T4，信号输出端(OUT)输出的栅极驱动信号(OUTPUT)保 持低电平。第五阶段，信号输入端(INPUT-I)输入信号(INPUT)为低电平，复位信号输 入端(RESETIN)输入的复位信号(RESET)为低电平，第一薄膜晶体管截止，PU结点处 的信号为低电平，第八薄膜晶体管T8和第十薄膜晶体管TlO截止；第二时钟信号输入端 (CLKBIN)输入的第二时钟信号(CLKB)为高电平，第七薄膜晶体管T7和第九薄膜晶体 管T9导通，PD结点处的信号由低电平逐渐升高至高电平，于是第五薄膜晶体管T5和 第六薄膜晶体管T6逐渐由截止变为导通；复位信号输入端(RESETIN)输入的复位信号 (RESET)为低电平，第二薄膜晶体管T2和第四薄膜晶体管T4截止，信号输出端(OUT) 输出的栅极驱动信号(OUTPUT)保持低电平。在这五个阶段中，第一阶段信号输入端(INPUT-I)输入信号(INPUT)为高电 平，第二阶段信号输出端(OUT)输出的栅极驱动信号(OUTPUT)为高电平，完成一次移 位，第三阶段复位信号输入端(RESETIN)端输入的复位信号(RESET)为高电平，完成 复位的操作，所以可以将第一、二、三阶段定义为移位寄存器单元的工作时间，第四、 五阶段，信号输入端(INPUT-I)输入信号(INPUT)、复位信号输入端(RESETIN)端输 入的复位信号(RESET)均为低电平，所以可以将第四、五阶段定义为移位寄存器单元 的非工作时间。图2b中仅画出了移位寄存器单元的部分时序图，液晶显示器每显示一 帧图像，控制某一行液晶像素的移位寄存器单元都会输出一个高电平信号，信号输入端 (INPUT-I)输入信号(INPUT)、复位信号输入端(RESETIN)输入的复位信号(RESET) 和第一时钟信号输入端(CLKIN)输入的第一时钟信号(CLK)都会重复一次第一、二、三 阶段的输入时序，在液晶显示器显示一帧图像的时间中，除第一、二、三阶段之外的其 余时间，信号输入端(INPUT-I)输入信号(INPUT)、复位信号输入端(RESETIN)输入的 复位信号(RESET)和第一时钟信号输入端(CLKIN)输入的第一时钟信号(CLK)都会重 复与第四和第五阶段相同的输入时序。从以上对五个阶段的详细描述中可以看出，在第二阶段，第一时钟信号(CLK) 和PU节点处输出的信号同时为高电平，但是由于第九薄膜晶体管T9的栅极与第二时钟 信号输入端(CLKBIN)连接，第九薄膜晶体管T9截止。第七薄膜晶体管T7的栅极与 PD—CN结点连接，而PD—CN结点处的信号在第二阶段也为低电平，所以第七薄膜晶体管 T7截止。第八薄膜晶体管T8和第十薄膜晶体管TlO在第二阶段导通，第八薄膜晶体管 T8的源极和第十薄膜晶体管TlO的源极均连接低电压信号输入端(CLKBIN)，所以第八 薄膜晶体管T8和第十薄膜晶体管TlO的源极处为低电平。在第二阶段，第二时钟信号(CLKB)为低电平，这样第九薄膜晶体管T9的漏极和第十薄膜晶体管TlO的源极均为低 电平，所以第九薄膜晶体管T9和第十薄膜晶体管TlO中不会产生漏电流，第七薄膜晶体 管T7的漏极和第八薄膜晶体管T8的源极均为低电平，所以第七薄膜晶体管T7和第八薄 膜晶体管T8中也不会产生漏电流。与如图Ia所示的现有技术中的移位寄存器单元相比，本发明提供的移位寄存器 单元中，将第七薄膜晶体管的漏极以及第九薄膜晶体管的漏极和栅极均与第二时钟信号 输入端(CLKBIN)连接，这样能够避免在第二阶段第七薄膜晶体管、第八薄膜晶体管、 第九薄膜晶体管和第十薄膜晶体管中漏电流的产生，能够减小移位寄存器单元的功耗， 从而减小采用了该移位寄存器单元的液晶显示器的功耗。另外，本发明提供的移位寄存 器单元由于减少了第十一薄膜晶体管T11、第十二薄膜晶体管T12和电容Cl，使得移位 寄存器单元结构简单，减小了移位寄存器单元的面积。如图3a所示为本发明移位寄存器单元实施例一结构示意图，如图3b所示为图3a 移位寄存器单元的时序图。图3a所示的移位寄存器单元在图2a所示的移位寄存器单元 的基础上增加了一个电容Cl，电容Cl的两端分别与第三薄膜晶体管T3的栅极和信号输 出端(OUT)连接。图3b所示的时序图与图2b所示的时序图的区别之处在于在第二阶 段，图3b中PU结点处的信号的电平，由于电容Cl的耦合作用，要比图2b中高。图3a中，加入电容Cl，能够增强移位寄存器单元的去噪能力，从而增强移位寄 存器的工作稳定性。一方面由于Cl增加了 PU节点的总电容，减小了第三晶体管T3漏 极寄生电容(Cgd3)在PU节点的比重，从而可以减少第一时钟信号输入端(CLKIN)通过 寄生电容(Cgd3)向PU节点耦合的噪声，进而间接向信号输出端(OUT)耦合的噪声也会 减少，同时，第三薄膜晶体管T3漏电流也会相应减少，信号输出端(OUT)的噪声会进一 步减少。如图4所示为本发明移位寄存器单元实施例二结构示意图，图4所示移位寄存器 单元的时序图与图3b相同。该实施例在图3a所示的移位寄存器单元的基础上增加了第 十二薄膜晶体管T12。第十二薄膜晶体管T12的源极连接低电压信号输入端(VSSIN)， 漏极连接信号输出端(OUT)，栅极连接第二时钟信号输入端(CLKBIN)，当第二时钟信 号(CLKB)为高电平时，第十二薄膜晶体管T12能够将信号输出端(OUT)输出的栅极驱 动信号(OUT)的电平拉低，进一步提高了移位寄存器单元的去噪能力。如图5所示为本发明移位寄存器单元实施例三结构示意图，图5所示的移位寄存 器单元的时序图与图3b相同。该实施例在图4所示的移位寄存器单元的基础上增加了第 十一薄膜晶体管T11。第十一薄膜晶体管Tll的栅极与第二时钟信号输入端(CLKBIN) 连接，漏极与信号输入端(INPUT-I)连接，源极与PU结点连接。该实施例中，在第一 阶段，当第二时钟信号(CLKB)为高电平时，第十一薄膜晶体管Tll导通，由于信号输 入端(INPUT-I)输入信号(INPUT)为高电平，第十一薄膜晶体管Tll的源极为高电平， 第十一薄膜晶体管Tll的加入能够减少PU结点的处输出的信号的电平的上升时间，使得 PU结点处的信号的上升沿变得陡峭，从而减小信号输出端(OUT)输出的栅极驱动信号的 上升时间。将图5所示的移位寄存器单元以及图5所示移位寄存器单元的时序图分别与图Ia 和图Ib相比较，可以看出，如图Ia所示的移位寄存器单元以及图Ib所示的时序图中，在第四阶段，第一时钟信号(CLK)的上升沿时，第一时钟信号(CLK)耦合到栅极驱动信 号(OUTPUT)的噪声最大，而此时，PD结点为低电平，第六薄膜晶体管和第五薄膜晶体 管均截止，不能够将栅极驱动信号(OUTPUT)拉至低电平，不利于去除噪声。本发明图 5所示的实施例中，在第四阶段，第一时钟信号(CLK)的上升沿时，PD结点处的信号处 于高电平，第五薄膜晶体管和第六薄膜晶体管导通，能够拉低栅极驱动信号(OUTPUT) 的电压，去除第一时钟信号(CLK)耦合造成的噪声。如图6a所示为本发明液晶显示器栅极驱动装置结构示意图，如图6b所示为图6a 所示液晶显示器栅极驱动装置的输入输出时序图，STV为帧起始信号，STV只输入到第 一移位寄存器单元的信号输入端(INPUT-I)，低电压信号(VSS)(图6b中未示出VSS)输 入到每个移位寄存器单元的低电压信号输入端(VSSIN)，第奇数个移位寄存器单元的第 一时钟信号输入端(CLKIN)输入第一时钟信号(CLK)，第二时钟信号输入端(CLKBIN) 输入第二时钟信号(CLK)；第偶数个移位寄存器单元的第一时钟信号输入端(CLKIN) 输入第二时钟信号(CLKB)，第二时钟信号输入端(CLKBIN)输入系统第一时钟信号 (CLK)，除第一个移位寄存器单元和最后一个移位寄存器单元之外，每个移位寄存器单 元的信号输出端均和与其相邻的上一移位寄存器单元的复位信号输入端(RETSETIN)以 及与其相邻的下一移位寄存器的信号输入端(INPUT-I)连接，第一个移位寄存器单元的 信号输出端(OUT)只与第二个移位寄存器单元的信号输入端(INPUT-I)连接，最后一个 移位寄存器单元(如图6a所示图中的第n+1移位寄存器单元)的输出端(OUT)分别和与 其相邻的第η个移位寄存器单元的复位信号输入端(RETSETIN)以及自身的复位信号输入 端(RETSETIN)连接。薄膜晶体管液晶显示器采用逐行扫描的方式，同一行中与液晶像素串联的薄膜 晶体管的栅极均与同一移位寄存器单元相连，液晶显示器栅极驱动装置中的移位寄存 器单元可以控制处于同行中的全部薄膜晶体管的导通和截止。图6a中液晶显示器栅极 驱动装置的具体原理为假设液晶显示器面板中有η行液晶像素，参见图6b所示时序 图，在第一阶段帧起始信号输入到第一移位寄存器单元的信号输入端(INPUT-I)；第二 阶段，第一移位寄存器单元的信号输出端(OUT)输出高电平信号(0UTPUT1)，同时该 高电平信号(0UTPUT1)输入到第二移位寄存器单元的信号输入端(INPUT-I)；第三阶 段，第二移位寄存器单元的信号输出端(OUT)输出高电平信号(0UTPUT2)，此后每个 移位寄存器单元依次输出高电平信号，用于控制与该移位寄存器单元相连的同行薄膜晶 体管的导通，原理同第二、三阶段；到第四阶段，第η移位寄存器单元输出高电平信号 (OUTPUTn)，同时第η移位寄存器单元输出的高电平信号(OUTPUTn)作为第n+1移位寄 存器单元的信号输入端(INPUT-I)的输入信号；第五阶段，第n+1移位寄存器单元输出 高电平信号(OUTPUTn+Ι)，该第n+1移位寄存器单元输出的高电平信号(OUTPUTn+1) 不用于驱动负载，即第n+1移位寄存器单元不负责驱动控制一行液晶像素的薄膜晶体 管，其输出的高电平信号(OUTPUTn+Ι)仅用于作为第η移位寄存器单元和其自身的复位 信号。图6a中的各个移位寄存器单元可以是如图2a、图3a、图4或图5所示的移位寄 存器单元。图6a中，最后一个移位寄存器单元，即第n+1移位寄存器单元不用于驱动负 载，可以看作是冗余移位寄存器单元。图6a所示的栅极驱动装置中，只包括一个冗余移
10位寄存器单元，实际上，还可以包括更多个冗余移位寄存器单元，各个冗余移位寄存器 单元可以组合起来保证液晶显示器栅极驱动装置更可靠地复位。本发明实施例提供的移位寄存器单元及液晶显示器栅极驱动装置，将第九薄膜 晶体管的漏极和栅极以及第七薄膜晶体管的漏极与第二时钟信号输入端(CLKBIN)连 接，在栅极驱动信号(OUTPUT)为高电平期间，第七薄膜晶体管、第八薄膜晶体管、第 九薄膜晶体管和第十薄膜晶体管中不会产生漏电流，从而可以减小移位寄存器单元的功 耗，从而减小采用了该移位寄存器单元的液晶显示器的功耗。最后应说明的是以上实施例仅用以说明本发明的技术方案而非对其进行限 制，尽管参照较佳实施例对本发明进行了详细的说明，本领域的普通技术人员应当理 解其依然可以对本发明的技术方案进行修改或者等同替换，而这些修改或者等同替换 亦不能使修改后的技术方案脱离本发明技术方案的精神和范围。
权利要求
1.一种移位寄存器单元，其特征在于，包括第一薄膜晶体管，其漏极和栅极均与信号输入端连接；第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号输入 端连接，源极与低电压信号输入端连接；第三薄膜晶体管，其漏极与第一时钟信号输入端连接，栅极与所述第一薄膜晶体管 的源极连接，源极与信号输出端连接；第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位信号 输入端连接，源极与所述低电压信号输入端连接；第五薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，源极与所述低电压信 号输入端连接；第六薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，源极与所述低电压信 号输入端连接；第七薄膜晶体管，其漏极与第二时钟信号输入端连接，源极分别与所述第五薄膜晶 体管的栅极和所述第六薄膜晶体管的栅极连接；第八薄膜晶体管，其漏极与所述第七薄膜晶体管的源极连接，栅极与所述第一薄膜 晶体管的源极连接，源极与所述低电压信号输入端连接；第九薄膜晶体管，其漏极和栅极均与所述第二时钟信号输入端连接，源极与所述第 七薄膜晶体管的栅极连接；第十薄膜晶体管，其漏极与所述第九薄膜晶体管的源极连接，栅极与所述第一薄膜 晶体管的源极连接，源极与所述低电压信号输入端连接。
2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括电容，所述电容的两 端分别与所述第三薄膜晶体管的栅极和所述信号输出端连接。
3.根据权利要求2所述的移位寄存器单元，其特征在于，还包括第十二薄膜晶体管， 其漏极与所述信号输出端连接，源极与所述低电压信号输入端连接，栅极与所述第二时 钟信号输入端连接。
4.根据权利要求3所述的移位寄存器单元，其特征在于，还包括第十一薄膜晶体管， 其漏极与所述信号输入端连接，栅极与所述第二时钟信号输入端连接，源极与所述第一 薄膜晶体管的源极连接。
5.根据权利要求1 4中任一权利要求所述的移位寄存器单元，其特征在于，所述第 七薄膜晶体管沟道的宽长比和第八薄膜晶体管沟道的宽长比之间的比例为1/5 1/50 ； 所述第九薄膜晶体管沟道的宽长比和第十薄膜晶体管沟道的宽长比之间的比例为1/5 1/50。
6.—种液晶显示器栅极驱动装置，其特征在于，包括沉积在液晶显示器阵列基板上 的如权利要求1 5中任一权利要求所述的多个移位寄存器单元；除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元 的信号输出端均和与其相邻下一个移位寄存器单元的信号输入端以及与其相邻的上一个 移位寄存器单元的复位信号输入端连接，第一个移位寄存器单元的信号输出端与第二个 移位寄存器单元的信号输入端连接，最后一个移位寄存器单元的信号输出端和与其相邻 的上一个移位寄存器单元的复位信号输入端以及自身的复位信号输入端连接；第一个移位寄存器单元的信号输入端输入帧起始信号；第奇数个移位寄存器单元的第一时钟信号输入端输入第一时钟信号，第二时钟信号输入端输入第二时钟信号，第偶数个移位寄存器单元的第一时钟信号输入端输入第二时 钟信号，第二时钟信号输入端输入系统第一时钟信号；每个移位寄存器单元的低电压信号输入端输入低电压信号。
全文摘要
本发明公开了一种移位寄存器单元及液晶显示器栅极驱动装置，其中移位寄存器单元在现有技术12晶体管1电容结构的基础上，将第七薄膜晶体管的漏极、第九薄膜晶体管的栅极和漏极均与第二时钟信号输入端连接，使得第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和第十薄膜晶体管在移位寄存器单元输出高电平信号时器件不产生漏电流，能够减小移位寄存器单元的功耗。
文档编号G02F1/1368GK102012591SQ20091009200
公开日2011年4月13日 申请日期2009年9月4日 优先权日2009年9月4日
发明者商广良, 韩承佑 申请人:北京京东方光电科技有限公司