半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件并且具体地涉及一种技术，该技术有效地适用于在用于闪 光照相的发光器件中使用的半导体器件。
背景技术：
近年来，内置于蜂窝电话的相机的像素数目已经越来越高，并且配备有兆像素相 机的蜂窝电话变得被广泛使用。在此环境下，用于蜂窝电话内置相机闪光照相的发光器件 已经越来越多地采用光量大的氙管而不是常规LED。日本待审专利公开号2003-21860 (专利文件1)描述一种与用于相机的闪光灯单 元有关的技术。日本待审专利公开号2005-302380 (专利文件2)描述一种与用于氙灯的驱动器电 路有关的技术。日本待审专利公开号2003-315879 (专利文件3)描述一种与具有内置式闪光灯的 相机有关的技术并且公开闪光灯电路。日本待审专利公开号2004-103995 (专利文件4)描述一种与用于控制闪光灯的 IGBT器件有关的技术。[专利文献1]日本待审专利公开号2003-21860[专利文献2]日本待审专利公开号2005-302380[专利文献3]日本待审专利公开号2003-315879[专利文献4]日本待审专利公开号2004-10399
发明内容
发明人的研究揭示如下亟需在尺寸和厚度上减小移动通信工具，比如蜂窝电话。因此对于内置于其中的 用于闪光照相的发光器件也亟需减少尺寸。当在用于闪光照相的发光器件中包括它的部件个体地装配于装配板之上时出现 问题。装配于装配板之上的部件数目增加，并且这也增加发光器件的成本以及发光器件的 平面尺度。因而为了减少整个发光器件的平面尺度，希望向包括发光器件的各部件的几何结构添加一些扭曲。在用于闪光照相的发光器件中，向各部件施加高电压，并且在氙管发光 时传递大电流。因此，为了增强发光器件的可靠性，要求在向包括发光器件的各部件的几何 结构添加扭曲时考虑高电压和大电流。本发明的一个目的在于增强半导体器件的特性并且具体地提供一种使得有可能 减少包括发光器件的半导体器件的尺寸的技术。根据本说明书中的描述和附图将清楚本发明的上述和其它目的及新颖特征。下文是本申请中揭示的本发明的有代表性的要素的主旨简述
在一个典型实施例中的半导体器件是一种在发光器件中使用的半导体器件，该发 光器件包括荧光放电管；用于放电管放电开关的IGBT，与放电管串联耦合；电容器，用于 对放电管进行放电，与放电管和IGBT的串联电路并联耦合；以及用于电容器充电开关的 MOSFET0这一半导体器件包括第一半导体芯片，其中形成IGBT ；第二半导体芯片，其中形 成MOSFET ；第三半导体芯片，其中形成IGBT的驱动电路和MOSFET的控制电路；以及密封第 一、第二和第三半导体芯片的密封体。下文是本申请中揭示的本发明的有代表性的要素所得效果的主旨简述根据一个典型实施例，有可能增强半导体器件的特性并且具体地减少包括发光器 件的半导体器件的尺寸。另外，有可能增强半导体器件、具体为包括发光器件的半导体器件的可靠性。


图1是图示了本发明一个实施例中的发光器件的电路的电路图；图2是图示了本发明一个实施例中的发光器件的整体配置的说明图；图3是图示了比较示例中的发光器件的整体配置示例的说明图；图4是本发明一个实施例中的半导体器件的顶视图；图5是本发明一个实施例中的半导体器件的底视图；图6是本发明一个实施例中的半导体器件的截面图；图7是本发明一个实施例中的半导体器件的截面图；图8是本发明一个实施例中的半导体器件的截面图；图9是本发明一个实施例中的半导体器件的截面图；图10是本发明一个实施例中的半导体器件的截面图；图11是本发明一个实施例中的半导体器件的平面透明图；图12是本发明一个实施例中的半导体器件的平面透明图；图13是本发明一个实施例中的半导体器件的平面透明图；图14是本发明一个实施例中的发光器件的说明图；图15是图示了本发明一个实施例中的半导体器件的修改的平面透明图；图16是图示了本发明一个实施例中的半导体器件的修改的截面图；图17是图示了本发明一个实施例中的半导体器件的修改的底视图；图18是图示了本发明一个实施例中的半导体器件的另一修改的平面透明图；图19是图示了本发明一个实施例中的半导体器件的另一修改的截面图；图20是图示了本发明一个实施例中的半导体器件的另一修改的底视图21是图示了本发明一个实施例中的半导体器件的另一修改的截面图；图22是本发明另一实施例中的半导体器件的平面透明图；图23是本发明另一实施例中的半导体器件的平面透明图；
图24是本发明另一实施例中的半导体器件的截面图；图25是本发明另一实施例中的半导体器件的截面图；图26是本发明另一实施例中的半导体器件的底视图；图27是本发明另一实施例中的半导体器件的平面透明图；图28是本发明另一实施例中的半导体器件的平面透明图；图29是本发明另一实施例中的半导体器件的截面图；图30是本发明另一实施例中的半导体器件的平面透明图；图31是本发明另一实施例中的半导体器件的平面透明图；图32是本发明另一实施例中的半导体器件的截面图；图33是本发明另一实施例中的半导体器件的平面透明图；图34是本发明另一实施例中的半导体器件的截面图；图35是本发明另一实施例中的半导体器件的平面透明图；图36是本发明另一实施例中的半导体器件的平面透明图；图37是本发明另一实施例中的半导体器件的平面透明图；图38是本发明另一实施例中的半导体器件的截面图；图39是本发明另一实施例中的半导体器件的底视图；图40是本发明另一实施例中的半导体器件的平面透明图；图41是本发明另一实施例中的半导体器件的平面透明图；图42是本发明另一实施例中的半导体器件的截面图；图43是本发明另一实施例中的半导体器件的截面图；图44是本发明一个实施例中的半导体芯片的主要部分截面图；图45是本发明另一实施例中的半导体芯片的主要部分截面图；图46是本发明一个实施例中的半导体器件在制造工艺中的截面图；图47是半导体器件在制造工艺中在图46之后的截面图；图48是半导体器件在制造工艺中在图47之后的截面图；图49是半导体器件在制造工艺中在图48之后的截面图；图50是半导体器件在制造工艺中在图49之后的截面图；图51是半导体器件在制造工艺中在图50之后的截面图；图52是本发明另一实施例中的半导体器件的截面图；图53是本发明另一实施例中的半导体器件的截面图；图54是本发明另一实施例中的半导体器件的截面图；图55是本发明另一实施例中的半导体器件的截面图；图56是本发明另一实施例中的半导体器件的平面透明图；图57是本发明另一实施例中的半导体器件的平面透明图；图58是本发明另一实施例中的半导体器件的底视图；图59是本发明另一实施例中的半导体器件的截面图60是本发明另一实施例中的半导体器件的截面图；图61是本发明另一实施例中的半导体器件的截面图；图62是本发明另一实施例中的半导体器件的截面图；图63是本发明另一实施例中的半导体器件的截面图；图64是本发明另一实施例中的半导体器件的平面透明图；图65是本发明另一实施例中的半导体器件的平面透明图； 图66是本发明另一实施例中的半导体器件的底视图；图67是本发明另一实施例中的半导体器件在制造工艺中的截面图；图68是半导体器件在制造工艺中在图67之后的截面图；图69是半导体器件在制造工艺中在图68之后的截面图；图70是半导体器件在制造工艺中在图69之后的截面图；图71是半导体器件在制造工艺中在图70之后的截面图；图72是半导体器件在制造工艺中在图71之后的截面图；图73是半导体器件在制造工艺中在图72之后的截面图；图74是半导体器件在制造工艺中在图73之后的截面图；图75是本发明另一实施例中的半导体器件的平面透明图；图76是本发明另一实施例中的半导体器件的底视图；图77是本发明另一实施例中的半导体器件的平面透明图；图78是本发明另一实施例中的半导体器件的底视图；并且图79是本发明另一实施例中的半导体芯片的主要部分截面图。
具体实施例方式在以下描述中，如果必要则为求便利将各实施例划分成多个章节。除非另有指明， 它们并非互不相关，并且它们可以是一个实施例为另一实施例的部分或者全部的修改、细 节、补充说明等。当在实施例的以下描述中提到任何要素数目(件数、数值、数量、范围等) 时，该数目并不限于该具体数目。除非另有指明或者该数目在原理上明显限于具体数目，则 前文适用并且该数目可以高于或者低于该具体数目。在实施例的以下描述中，无需赘言，它 们的组成要素(包括要素步骤等)除非另有指明或者它们在原理上明显不可或缺则并非总 是不可或缺。类似地，当在实施例的以下描述中提到组成要素等的形状、位置关系等时，它 包括与该形状等基本上近似或者类似的形状等。除非另有指明或者在原理上明显的是某一 形状等并不包括与该形状等基本上近似或者类似的形状等则这一点适用。这一点对于上文 提到的数值和范围同样成立。下文将参照附图给出对本发明实施例的具体描述。在用于说明实施例的所有附图 中，功能相同的构件将由相同标号标记，并且将省略其重复描述。参照以下实施例，除非有 必要则不会重复关于相同或者相似部分的描述。在实施例的描述中使用的每幅图中即使它为截面图也可以省略影线以便于形象 化。另外，即使它为平面图也可以提供影线以便于形象化。在本说明书中，场效应晶体管将描述为MOSFET(金属氧化物半导体场效应晶体 管)或者简称为M0S。然而，这并非为了从栅极氧化物膜排除非氧化物膜。
(第一实施例)〈发光器件的电路〉图1是图示了用于照相等的发光器件的闪光(闪光灯)的基本电路示例的电路图。图1中所示发光器件(闪光、闪光灯)1包括作为荧光放电管(放电灯)的氙管 (放电管、放电灯、电弧管)XC ；与氙管XC串联耦合的IGBT (绝缘栅极双极晶体管)2 ；以及 与氙管XC和IGBT2的串联电路并联耦合的主电容器(电容器)CM。IGBT 2作为用于氙管 XC的放电开关的切换元件来工作，并且主电容器CM是用于对氙管XC进行放电的电容器。 具体而言，IGBT 2的集电极耦合到氙管XC的一个内部电极；IGBT 2的发射极耦合到主电 容器CM的一个电极；并且主电容器CM的另一电极耦合到氙管XC的另一内部电极。氙管 XC包括由氙气填充的玻璃管，并且内部电极分别与玻璃管中的两端邻近放置，从而可以在 内部电极之间对管进行放电。氙管XC也具有触发电极(外部触发电极)。图1中所示发光器件1还包括电池BT，用于通过升压变压器(变压器)TS对主电 容器CM进行充电；以及MOSFET (金属氧化物半导体场效应晶体管)3，作为用于主电容器CM 的充电开关的切换元件来工作。具体而言，MOSFET 3的漏极耦合到升压变压器TS的初级 线圈的一端；这一初级线圈的另一端耦合到电池BT ；MOSFET 3的源极耦合到参考电势(地 电势、GND电势、接地电势)；并且升压变压器TS的次级线圈的两端分别耦合到主电容器CM 的两个电极。图1中所示发光器件1还包括控制MOSFET 3的控制电路(电荷控制电路、MOSFET 控制电路)4a ；以及用于驱动IGBT 2的驱动电路(驱动器电路、IGBT驱动器电路、IGBT控 制电路)4b。驱动电路4b通过电阻器Rl耦合到IGBT 2的栅极。图1中所示发光器件1还包括触发线圈(用于触发的线圈)LTR，耦合到氙管XC 的触发电极(外部触发电极)；触发电容器(用于触发的电容器)CTR，用于通过触发线圈 LTR传递电流；以及电阻器R2、R3。〈发光器件的操作〉将给出对图1中所示发光器件1的基本操作的描述。首先将给出对发光器件1的充电操作(主电容器CM的充电操作)的描述。当向控制电路4a输入(在后文描述的半导体器件SMl中从后文描述的引线LDBl 输入)充电开始控制信号时进行以下处理以开始对主电容器CM进行充电控制电路4a向 MOSFET 3的栅极电极施加预定电压(接通电压、与MOSFET 3的阈值电压相等或者更高的电 压)以接通MOSFET 3。当使MOSFET 3进入接通状态(导通)时，可以通过升压变压器TS的线圈传递电 流。因此，电池BT的电压在升压变压器TS处增压(转换成高压)并且向主电容器CM施加， 由此对主电容器CM进行充电。也就是说，当使MOSFET 3进入接通状态时，电池BT的电压 通过升压变压器TS的初级线圈传递电流，因此也通过升压变压器TS的次级线圈传递电流。 出于这一原因，对主电容器CM进行充电。因此可以认为控制电路4a使MOSFET 3进入接通 状态、由此对主电容器CM进行充电。这时，主电容器CM的充电电压可以例如设置成约300 至400V。当对主电容器CM进行充电时，也可以对触发电容器CTR进行充电。在对主电容器 CM进行充电(当M0SFET3保持于接通状态)之时，IGBT 2保持于关断状态。
当对主电容器CM充分地进行充电时，控制电路4a关断MOSFET 3。也就是说，停止 向MOSFET 3的栅极电极施加接通电压，并且关断MOSFET 3。当使MOSFET 3进入关断状态 时，停止通过升压变压器TS从电池BT向主电容器CM施加电压，并且终止主电容器CM的充 电操作。将给出对发光器件1的发光操作的描述。 当在通过上述充电操作对主电容器CM进行充电之后向驱动电路4b (在半导体器 件SMl中，从后文描述的引线LDB5)输入接通信号(IGBT驱动信号)时发生以下操作在驱 动电路4b生成用于IGBT 2的驱动电压(IGBT驱动电压)；通过电阻器Rl从驱动电路4b向 IGBT 2的栅极电极施加这一驱动电压。当使IGBT 2进入接通状态(导通)时，向氙管XC 的内部电极施加主电容器CM中充电的电压。由于驱动电路4b使IGBT 2进入接通状态，所 以氙管XC由主电容器CM供应的电压放电并且发光。然而，电压可能不足以仅通过向氙管XC的内部电极施加的主电容器CM中充电的 电压来开始氙管XC的电弧放电。为了应对这一点，采取以下措施。当使IGBT 2进入接通 状态时，先通过图1中点划线示意表示的路径5对触发电容器CTR进行放电。因而通过触 发线圈LTR向氙管XC的触发电极(外部触发电极)施加高触发电压(例如约5kV)。触发 电压的这一施加使氙管XC中的气体电离并且显著减少阻抗。因此，来自主电容器CM的放 电(主电容器CM供应的电压)在氙管XC中引起电弧放电，并且氙管XC发光。这时，放电 电流可以例如设置成约100至200A。当在氙管XC发光之后向驱动电路4b输入关断信号时，停止驱动电路4b向IGBT 2 的栅极电极施加驱动电压，并且关断IGBT 2。因而，停止通过氙管XC传递的电流，并且停止 氙管XC的发光。因此，通过驱动电路4b在接通状态与关断状态之间切换IGBT 2的状态来 在开始与结束之间切换氙管XC的发光。可以通过调节IGBT2处于接通状态的时间来控制 氙管XC的发光时间。例如，可以进行以下操作结合相机的快门向驱动电路4b输入接通信 号，由此向IGBT 2的栅极施加IGBT驱动电压以接通IGBT 2 ；并且在最优发光时间已经过 去之后，向驱动电路4b输入关断信号，由此停止向IGBT2的栅极施加IGBT驱动电压以关断 IGBT 2。在氙管XC处于发光操作(当IGBT 2保持于接通状态)之时，MOSFET 3保持于关 断状态。〈发光器件的整体配置〉图2是图示了图1中的发光器件1的整体配置示例的说明图(平面图)。在图2中所示发光器件1中，部件如主电容器CM、触发线圈LTR、升压变压器TS和 氙管XC放置(装配)于电路板(装配板)PCBl之上。另外，半导体器件(半导体封装)SMl 放置(装配)于电路板PCBl之上。在此半导体器件SMl中嵌入上文提到的IGBT 2、M0SFET 3、控制电路4a和驱动电路4b。图3是图示了比较示例中的发光器件101的整体配置的说明图(平面图)并且对 应于图示了这一实施例的图2。在图3中的比较示例中的发光器件101中，部件如主电容器 CM、触发线圈LTR、升压变压器TS和氙管XC放置(装配)于电路板PCBl之上。另外，半导 体器件(半导体封装)102、103、104放置于电路板PCBl之上。在图3中的比较示例中的发 光器件101中，与这一实施例中不同，上文提到的IGBT 2嵌入于半导体器件102中；上文提 到的M0SFET3嵌入于半导体器件103中；并且上文提到的控制电路4a和驱动电路4b嵌入于半导体器件104中。也就是说，在半导体器件102中仅封装后文描述的半导体芯片CPl ； 在半导体器件103中仅封装后文描述的半导体芯片CP2 ；并且在半导体器件104中仅封装 后文描述的半导体芯片CP3。在图3中的比较示例中的发光器件101中，IGBT 2、M0SFET3以及控制电路4a和 驱动电路4b分别嵌入于不同半导体器件102、103、104中；并且这些半导体器件102、103、 104装配于电路板PCBl之上。这增加了放置于电路板PCBl之上的部件数目，从而增加了发 光器件101的成本并增加了发光器件1的平面尺度。同时在这一实施例中，在后文描述的半导体芯片CPl中形成IGBT 2 ；在后文描述 的半导体芯片CP2中形成MOSFET 3 ；在后文描述的半导体芯片CP3中形成控制电路4a和 驱动电路4b ；并且三个半导体芯片CP1、CP2、CP3 —起放入(封装到)一个半导体封装(也 就是半导体器件SMl)中以获得一个半导体器件SMl。该半导体器件SMl放置(装配)于电 路板PCBl之上以形成发光器件1。这使得有可能减少在如图2中所示这样的发光器件1中 放置于电路板PCB 1之上的部件数目并且实现减少整个发光器件1的尺寸(面积)。另外， 由于可以减少布线寄生电感，所以有可能防止由于栅极故障所致的错误发光以及出现曝光 不足和曝光过度。
<半导体器件的具体配置>图4是这一实施例中的半导体器件SMl的顶视图；图5是半导体器件SMl的底视 图(背侧后视图)；图6至图10是半导体器件SMl的截面图(横向截面图)；并且图11是 半导体器件SMl的平面透明图。图11示出了透视的封装PA内部的整体平面图。图12是 图11中的半导体器件SMl在进一步去除金属板MPL和接线BW时的平面透明图(透视)。 图13是图12中的半导体器件SMl在进一步去除半导体芯片CP1、CP2、CP3时的平面透明 图(透视)。半导体器件SMl在图12的线A-A的位置截取的截面基本上对应于图6 ；半导 体器件SMl在图12的线B-B的位置截取的截面基本上对应于图7 ；半导体器件SMl在图12 的线C-C的位置截取的截面基本上对应于图8 ；半导体器件SMl在图12的线D-D的位置截 取的截面基本上对应于图9 ；并且半导体器件SMl在图12的线E-E的位置截取的截面基本 上对应于图10。各平面图中所示代码X表明第一方向，并且代码Y表明与第一方向正交的 第二方向。在图11和图12中，封装PA的轮廓位置由虚线表明。尽管图13为平面图，但是 采取以下措施以有助于形象化管芯焊盘DPI、DP2、DP3、引线布线LDA和引线LD加有斜影 线，并且形成封装PA的材料(树脂材料)加有点影线。如上文提到的那样，在这一实施例中的半导体器件SMl是包括发光器件1的至少 部分的半导体器件。半导体器件SMl包括半导体芯片CP1，其中形成有用于荧光氙管XC的 放电开关(发光开关、切换元件)的IGBT 2 ；半导体芯片CP2，其中形成有用于对氙管XC进 行放电的主电容器CM的充电开关(切换元件)的MSOFET 3;以及半导体芯片CP3，其中形 成有IGBT 2的驱动电路4b和M0SFET3的控制电路4a。半导体芯片CP3也可以视为用于控 制半导体芯片CPl (中的IGBT 2)和半导体芯片CP2(中的MOSFET 3)的半导体芯片。在这一实施例中的半导体器件SMl包括例如QFN(四侧无引脚扁平封装)的表面 装配封装(密封体、密封树脂体、密封树脂)PA。也就是说，包括半导体器件SMl的封装PA 是密封体。封装在它的外观上是由沿着厚度方向定位于彼此相反侧上的主表面(上表面) 和背表面(下表面)以及与它们相交的横向表面环绕的薄板。形成封装PA使得主表面和背表面中的各表面的平面形状例如为矩形。封装PA的材料(密封树脂部分的材料)例如是环氧树脂。然而为了减少应力或 者出于任何其它类似目的，可以使用例如添加有酚醛硬化剂、硅树脂橡胶、填充剂等的联苯 热固树脂。 在这一封装PA的横向表面和背表面的外围上，沿着封装PA的外围暴露多个引线 (引线端子、外部端子)LD。也就是说，也如图5中所示，在封装PA的背表面中，各引线LD 的下表面的至少部分沿着外围(该外围包括边SDA、SDB、SDC、SDD)暴露并且形成半导体器 件SMl的外部端子(用于外部耦合的端子)。当半导体器件SMl装配于电路板PCBl之上时 进行以下处理封装PA的背表面中各引线LD的暴露表面通过传导接合材料如焊料接合到 电路板PCBl的端子并且电耦合到该端子。在封装PA中密封以下各项三个管芯焊盘(接片、芯片放置位置)DPI、DP2、DP3 ； 半导体芯片CP1、CP2、CP3，放置于管芯焊盘DPI、DP2、DP3的相应主表面(上表面)之上； 金属板(导体板)MPL;键合接线(传导接线，下文简称为接线)BW;多个引线(引线端子) LD的部分；以及引线接线(布线部分)LDA。也就是说，管芯焊盘DP1、DP2、DP3、半导体芯片 CP1、CP2、CP3、金属板MPL、多个接线BW、引线布线LDA和多个引线LD的部分由包括封装PA 的密封树脂(密封体)覆盖和密封。引线LD放置于(组成管芯焊盘组的)管芯焊盘DP1、DP2、DP3周围，并且无引线 LD放置于管芯焊盘DP1、DP2、DP3之间。引线LD由封装(密封体)PA密封，从而它们中的 各引线的部分从封装PA暴露。将给出更具体描述。如从图6至图10中的截面图所见，在封装PA中，弯曲各引线 LD使得它与管芯焊盘DPI、DP2、DP3接近的部分提起。各引线LD与管芯焊盘DPI、DP2、DP3 接近的部分也使它的下表面由封装PA覆盖；并且各引线LD与管芯焊盘DP1、DP2、DP3更远 的部分使它的下表面从封装PA的背表面暴露。因而沿着封装PA的背表面的外围暴露各引 线LD的部分下表面。另外有可能有助于金属板MPL或者接线BW和引线LD (将耦合到金属 板MPL或者接线BW的引线LD)的耦合。取而代之，有可能有助于管芯焊盘DP1、DP2和引线 LD (将耦合到管芯焊盘DPl或者管芯焊盘DP2的引线LD)的接合。也如从图6至图13所见，管芯焊盘DP1、DP2、DP3中间有预定距离地相邻放置。在 半导体芯片CPl至CP3之中，IGBT 2形成于其中的半导体芯片CPl最大(平面尺度最大)。 考虑这一点，在管芯焊盘DPl至DP3之中，半导体芯片CPl放置于其之上的管芯焊盘DPl平 面尺度(面积)最大。放置管芯焊盘DP1、DP2、DP3使得它们中的各管芯焊盘的中心与封装 PA的中心脱离对准。布置管芯焊盘DPI、DP2、DP3使得它们的边如平面中所见沿着彼此定位。具体而 言，如图13等中所示，管芯焊盘DPl和管芯焊盘DP2、DP3彼此相对布置使得实施如下管芯 焊盘DP2的一边和管芯焊盘DP3的一边沿着管芯焊盘DPl的一个长边定位。另外，管芯焊 盘DP2和管芯焊盘DP3彼此相对布置使得实施如下管芯焊盘DP3与其上述边相交的另一 边沿着管芯焊盘DP2与其上述边相交的另一边定位。管芯焊盘DPl是用于放置半导体芯片 CPl的芯片放置部分；管芯焊盘DP2是用于放置半导体芯片CP2的芯片放置部分；并且管芯 焊盘DP3是用于放置半导体芯片CP3的芯片放置部分。管芯焊盘DP1、DP2、DP3之间的区域 由形成封装PA的树脂材料填充，并且管芯焊盘DPI、DP2、DP3相互电隔离。
管芯焊盘DPI、DP2、DP3、引线LD和引线布线LDA有传导性并且希望使用比如铜 (Cu)或者(Cu)铜合金这样的金属(金属材料)作为主材料来形成。更希望管芯焊盘DPI、 DP2、DP3、引线LD和引线布线LDA由相同材料形成。这是因为可以使用相同引线框架来制 造包括管芯焊盘0 1、0 2、0 3、引线LD和引线布线LDA的半导体器件SM1。形成各管芯焊 盘DP1、DP2、DP3使得它的面积大于放置于此的半导体芯片CP1、CP2、CP3的面积，并且放置 各半导体芯片CP1、CP2、CP3使得它在平面中包含于对应管芯焊盘DPI、DP2、DP3中。在各管芯焊盘DP1、DP2、DP3的主表面(上表面)中可以采取以下措施在将要放 置各半导体芯片CP1、CP2、CP3的各区域中提供镀层(未示出)以增强各半导体芯片CP1、 CP2、CP3与对应管芯焊盘DP1、DP2、DP3之间的接合稳定性。在引线布线LDA的主表面(上 表面)中可以采取以下措施在将要接合金属板MPL的区域中提供镀层(未示出)以增强 金属板MPL与引线布线LDA之间的接合稳定性。另外在各引线LD的主表面(上表面)中 可以采用以下措施在将要键合接线BW的区域中提供镀层(未示出)以增强接线BW与引 线LD之间的接触键合稳定性。在封装PA的背表面(下表面)中暴露各引线LD的下表面。希望在形成封装PA 之后，镀层(未示出)如焊料镀层应当已经形成于封装PA的背表面中暴露的各引线LD的 下表面之上。这使得更易于在电路板PCB1等之上装配半导体器件SM1。也如从图13所见，以矩形平面形状形成管芯焊盘DPI使得它在第二方向Y上的长 度大于它在第一方向X上的长度。上述多个引线LD上方的多个引线LDC沿着管芯焊盘DPI 的一边(该边沿着封装PA的边SDA) —体地耦合到该一边。也就是说，一体地形成管芯焊 盘DPI和多个引线LDC。如图6至图8、图11和图12中所示，用于IGBT 2的半导体芯片CP1放置于这一管 芯焊盘DPI的主表面(上表面)之上使得实施如下它的主表面(前表面、上表面)向上， 并且它的背表面(下表面、背表面电极BE1形成表面)面向管芯焊盘DPI。半导体芯片CP1 以矩形平面形状形成并且放置成使得半导体芯片CP1的长边沿着管芯焊盘DPI的长度方向 定位。与氙管XC的发光(放电)结合，通过半导体芯片C1比通过半导体芯片CP2、CP3传 递更大电流。出于这一原因，半导体芯片CP1的平面面积大于各半导体芯片CP2、CP3的平 面面积，并且半导体芯片CP1的长边和短边分别比各半导体芯片CP2、CP3的长边和短边更 长。如图6至图8中所示，在半导体芯片CP1的背表面(下表面)中形成有背表面电 极(背表面集电极电极)BE1。半导体芯片CP1的这一背表面电极BE1通过传导粘合剂层 13A接合和固定到管芯焊盘DPI并且电耦合到该DPI。背表面电极BE1形成在半导体芯片 CP1的整个背表面。半导体芯片CP1的背表面电极BE1电耦合到形成于半导体芯片CP1中 形成的IGBT 2的集电极。也就是说，半导体芯片CP1的背表面电极BE1对应于IGBT 2的 集电极电极(背表面集电极电极)。为了将半导体芯片CP1的背表面电极BE1电耦合到管 芯焊盘DP1，用来将半导体芯片CP1接合到管芯焊盘DPI的粘合剂层13A必须有传导性。出 于这一原因，可以使用诸如银膏、焊料等这样的传导膏粘合剂作为粘合剂层13A的材料。上述引线LDC通过管芯焊盘DPI和传导粘合剂层13A电耦合到半导体芯片CP1的 背表面电极BE1(也就是IGBT 2的集电极)。因此，它是用于IGBT 2的集电极的如下引线 端子，该引线端子应当耦合到氙管XC(的一个内部电极)和触发线圈(LTR)。
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为集电极提供至少一个引线LDC ；然而，提供多个引线LDC使得有可能减少电阻分 量并且更合乎需要。可以通过为IGBT 2的集电极提供多个弓I线LDC并且将这些弓丨线LDC — 体地耦合到管芯焊盘DPl来实施如下有可能减少电阻分量并且提高氙管XC的发光效率。如图6至图8、图11和图12中所示，半导体芯片CPl的主表面(前表面、上表面) 具有以下各项用于栅极的焊盘电极(键合焊盘)PDlG和用于发射极的焊盘电极(键合焊 盘)PD1E。用于栅极的管芯电极PDlG是用于键合接线BW的电极(焊盘电极、电极焊盘、键 合焊盘)；并且用于发射极的焊盘电极PDlE是用于耦合金属板MPL的电极(焊盘电极、电 极焊盘、键合焊盘)。半导体芯片CPl的用于栅极的焊盘电极PDlG电耦合到形成于半导体芯片CPl中 的IGBT 2的栅极(栅极电极)。也就是说，半导体芯片CPl的焊盘电极PDlG对应于用于 IGBT 2的栅极的焊盘电极(键合焊盘 )。用于栅极的这一焊盘电极PDlG邻近地放置于半 导体芯片CPl在它的长度方向上的一端的拐角。在用于栅极的焊盘电极PDlG面向封装PA 的边SDC的情况下放置半导体芯片CPl。如图8和图11中所示，半导体芯片CPl的用于栅 极的焊盘电极PDlG通过多个接线BW中的(单个或者多个)接线BWl与多个引线LD中的 引线LDG耦合。也就是说，接线BWl的一端键合到半导体芯片CPl的用于栅极的焊盘电极 PD1G，而接线BWl的另一端键合到引线LDG。接线BW为传导构件、具有导电率并且由例如金 (Au)的金属小规格接线形成。半导体芯片CPl的用于发射极的焊盘电极PDlE电耦合到形成于半导体芯片CPl 中的IGBT 2的发射极。也就是说，半导体芯片CPl的用于发射极的焊盘电极PDlE对应于 用于IGBT 2的发射极的焊盘电极(键合焊盘)。用于发射极的焊盘电极PDlE大于用于栅 极的焊盘电极PDlG并且以沿着半导体芯片CPl的长度方向(在这一示例中为第二方向Y) 延伸的矩形形状形成。也如图6、图7和图11中所示，用于半导体芯片CPl的发射极(也就是IGBT 2的 发射极)的焊盘电极PDlE通过金属板MPL与引线接线LDA电耦合。具体而言，金属板MPL 的一端通过传导粘合剂层13B结合到半导体芯片CPl的用于发射极的焊盘电极PDlE并且 电耦合到该PDlE ；并且金属板MPL的另一端通过传导粘合剂层13C接合到引线布线LDA的 主表面(上表面)并且电耦合到该表面。用来接合金属板MPL的粘合剂层13B、13C必须有 传导性，并且诸如银膏、焊料等传导膏粘合剂可以用于这一目的。沿着管芯焊盘DPl的一边(在与管芯焊盘DP2、DP3相对的边相对侧上的边)与管 芯焊盘DPl背离并相邻地放置引线接线LDA。在引线接线LDA与管芯焊盘DPl之间的区域 由包括封装PA的树脂材料填充，并且引线布线LDA和管芯焊盘DPl相互电隔离。多个引线 LD的一些引线LDE —体地耦合到引线布线LDA。也就是说，一体地形成引线布线LDA和引 线LDE。如上文提到的那样，引线LDE通过引线布线LDA、粘合剂层13B、13C和金属板MPL电 耦合到半导体芯片CPl的用于发射极(也就是IGBT 2的发射极)的焊盘电极PD1E。因此， 引线布线LDA和一体地形成于其上的引线LDE是用于IGBT 2的发射极的如下引线端子，这 些引线端子应当耦合到主电容器CM(的一个电极)。为发射极提供至少一个引线LDE ；然而提供多个引线LDS使得有可能减少电阻分 量并且更合乎需要。可以通过为IGBT 2的发射极提供多个引线LDE并且将这些引线LDE 集总耦合到引线布线LDA来实施如下与其中相互划分(分离)多个引线LDE的情况相比可以增加体积。因此，有可能减少布线电阻并且提高氙管XC的发光效率。金属板MPL为传导构件并且由导电率和导热率高的金属如铜(Cu)、铜(Cu)合金、铝(Al)和铝(Al)合金形成。使用金属板MPL带来以下优点与其中用于发射极的焊盘电 极PDlE和引线布线LDA通过多个接线耦合在一起的情况相比有可能提高对结合氙管XC的 发光(放电)来传递的大电流的电阻；并且有可能减少电阻分量并且因此提高氙管XC的发 光效率。通过使用由比金更廉价的金属材料形成的金属板MPL，而不是使用由金(Au)形成 的多个接线，这也带来以下优点可以减少半导体器件SMl的成本。金属板MPL在第一方向 X和第二方向Y上的尺度(宽度)均大于接线BW的直径。金属板MPL —体地包括下述第一部分MPLA、第二部分MPLB和第三部分MPLC。第一部分(芯片接触部分)MPLA通过传导粘合剂层13B与半导体芯片CPl的用于 发射极的焊盘电极PDlE接合并且例如以矩形平面形状形成。如图6和图7中所见，如在截 面中所见沿着半导体芯片CPl的主表面(上表面)平坦形成第一部分MPLA。第二部分(引线接触部分)MPLB通过传导粘合剂层13C与引线布线LDA接合。第 二部分MPLB在平面上与引线布线LDA的部分重叠。如图6和图7中所示，如在截面中所见 沿着引线布线LDA的主表面(上表面)平坦形成第二部分MPLB。金属板MPL2可以例如通过超声接合而不是由粘合剂层13B、13C接合。这对于以 下修改和实施例同样成立。第三部分(中间部分)MPLC将第一部分MPLA和第二部分MPLB接合(耦合)在一 起。如图6和图7中所示，形成第三部分MPLC使得实施如下它在半导体芯片CPl与引线 布线LDA之间高于第一部分MPLA和第二部分MPLB，从而它如在截面中所见背离半导体芯片 CPl的主表面(上表面)。这使粘合剂层13B的材料不易于朝着半导体芯片CPl的横向表 面泄漏。因此有可能减少在半导体芯片CPl的主表面(用于发射极的焊盘电极PD1E)与背 表面(用于集电极的背表面电极BEl)之间由粘合剂层13B引起的连续性故障。另外，希望采取以下措施使金属板MPL的第一部分MPLA的面积小于半导体芯片 CPl的主表面的面积或者用于发射极的焊盘电极PDlE的放置区的总面积；并且放置金属板 MPL使得它的第一部分MPLA配合于半导体芯片CPl的主表面内并且没有落在半导体芯片 CPl以外。这使得有可能防止粘合剂层13B的材料朝向半导体芯片CPl的横向表面泄漏。 因此有可能减少在半导体芯片CPl的主表面(用于发射极的焊盘电极PD1E)与背表面(用 于集电极的背表面电极BEl)之间由粘合剂层13B的材料引起的连续性故障。也如从图13所见，以矩形平面形状形成管芯焊盘DP2，该形状在第一方向X上的长 度大于它在第二方向Y上的长度。多个引线LD中的一些引线LDD沿着管芯焊盘DP2的一 边(该边沿着封装PA的边SDA定位)一体地耦合到该边。也就是说，一体地形成管芯焊盘 DP2和引线LDD。如图6和图9至图12中所示，用于MOSFET 3的半导体芯片CP2放置于这一管芯 焊盘DP2的主表面(上表面)之上使得实施如下它的主表面(前表面、上表面)向上，并 且它的背表面(下表面、背表面电极BE2形成表面)面向管芯焊盘DP2。半导体芯片CP2以 矩形平面形状形成并且放置成使得半导体芯片CP2的长边沿着管芯焊盘DP2的长度方向定 位。如图6、图9和图10中所示，背表面电极(背表面漏极电极)BE2形成于半导体芯片CP2的背表面中。半导体芯片CP2的这一背表面电极(背表面漏极电极)BE2通过传导 粘合剂层13D接合和固定到管芯焊盘DP2并且电耦合到该DP2。这一背表面电极BE2形成 于半导体芯片CP2的整个背表面。半导体芯片CP2的背表面电极BE2电耦合到形成于半导 体芯片CP2中的MOSFET 3的漏极。也就是说，半导体芯片CP2的背表面电极BE2对应于 MOSFET 3的漏极电极(背表面漏极电极)。为了将半导体芯片CP2的背表面电极BE2电耦 合到管芯焊盘DP2，用来将半导体芯片CP2接合到管芯焊盘DP2的粘合剂层13D必须有传导 性。可以使用诸如银膏、焊料等传导膏粘合剂作为粘合剂层13D的材料。引线LDD通过管芯焊盘DP2和传导粘合剂13D电耦合到半导体芯片CP2的背表面 电极BE2 (也就是MOSFET 3的漏极)。因此，它是用于MOSFET 3的漏极的如下引线端子，该 引线端子应当耦合到升压变压器TS (的初级线圈的一端)。为漏极 提供至少一个引线LDD ； 然而，提供多个引线LDD使得有可能减少电阻分量并且更合乎需要。如图6和图9至图12中所示，半导体芯片CP2的主表面(前表面、上表面)具有 用于栅极的焊盘电极(键合焊盘)PD2G和用于源极的焊盘电极(键合焊盘)PD2S1、PD2S2。 用于栅极的焊盘电极PD2G和用于源极的焊盘电极PD2S1、PD2S2是用于键合接线BW的电极 (焊盘电极、电极焊盘、键合焊盘)。半导体芯片CP2的用于栅极的焊盘电极PD2G电耦合到形成于半导体芯片CP2中 的MOSFET 3的栅极(栅极电极)。也就是说，半导体芯片CP2的用于栅极的焊盘电极PD2G 对应于用于M0SFET3的栅极的焊盘电极(键合焊盘)。在半导体芯片CP2的主表面(上表 面)中沿着与放置于管芯焊盘DP3之上的半导体芯片CP3更近的边放置用于栅极的这一焊 盘电极PD2G。半导体芯片CP2的用于栅极的焊盘电极PD2G通过多个接线BW中的(单个或 者多个)接线BW2电耦合到放置于管芯焊盘DP3之上的半导体芯片CP3的焊盘电极PD3。 (具体而言，焊盘电极PD2G电耦合到半导体芯片CP3中提供的多个焊盘电极PD3中的焊盘 电极PD3A。)也就是说，接线BW2的一端键合到半导体芯片CP2的用于栅极的焊盘电极PD2G 而另一端键合到半导体芯片CP3的焊盘电极PD3而不是引线LD。(具体而言，接线BW2的 另一端键合到焊盘电极PD3A。)半导体芯片CP2的用于源极的焊盘电极PD2S1、PD2S2电耦合到形成于半导体芯 片CP2中的MOSFET 3的源极。也就是说，半导体芯片CP2的用于源极的焊盘电极PD2S1、 PD2S2对应于M0SFET3的用于源极的焊盘电极(键合焊盘)。半导体芯片CP2的用于源极的焊盘电极PD2S1通过多个接线BW中的(单个或者 多个)接线BW5电耦合到多个引线LD中的引线LDS。另外，它通过多个接线BW中的(单个 或者多个)接线BW4电耦合到放置于管芯焊盘DP3之上的半导体芯片CP3的焊盘电极PD3。 也就是说，在半导体芯片CP2的主表面(上表面)中沿着半导体芯片CP2的一边形成用于 源极的焊盘电极PD2S1 ；因此，多个接线BW可以键合到这一焊盘电极PD2S1。键合到焊盘电 极PD2S1的多个接线BW包括键合到引线LDS的至少一个接线5和键合到半导体芯片CP3 的焊盘电极PD3的至少一个接线BW4。半导体芯片CP2的用于源极的焊盘电极PD2S2通过 多个接线BW中的(单个或者多个)接线BW3电耦合到放置于管芯焊盘DP3之上的半导体 芯片CP3的焊盘电极PD3。半导体芯片CP2的用于源极的焊盘电极PD2S1、PD2S2通过半导体芯片CP2的最上 层中的保护膜相互分离。然而，它们在保护膜(半导体芯片CP2的最上层中的保护膜)之下一体地形成并且相互电耦合。因而，接线BW5的一端键合到引线LDS，而另一端键合到半 导体芯片CP2的用于源极的焊盘电极PD2S1，而不是键合到半导体芯片CP2的用于源极的焊 盘电极PD2S2。不仅半导体芯片CP2的用于源极的焊盘电极PD2S1而且用于源极的焊盘电 极PD2S2与引线LDS电耦合。引线布线LDS通过接线BW5电耦合到半导体芯片CP2的用于源极(也就是MOSFET 3的源极)的焊盘电极PD2S1、PD2S2。因此，引线LDS是用于MOSFET 3的源极的如下引线 端子，该引线端子应当耦合到地电势(参考电势、GND电势、接地电势)。
作为另一实施例，用于源极的焊盘电极PD2S2的形成和接线BW3的放置可以在半 导体芯片CP2中省略。作为又一实施例，可以省略接线BW4的放置。在这一情况下，半导体 芯片CP2的用于源极的焊盘电极PD2S1通过(单个或者多个)接线BW5仅耦合到引线LDS ； 并且半导体芯片CP2的用于源极的焊盘电极PD2S2通过(单个或者多个)接线BW3仅耦合 到半导体芯片CP3的焊盘电极PD3。然而，焊盘电极PD2S1和焊盘电极PD2S2可以一体地形 成并且在半导体芯片CP2的最上层中的保护膜之下相互电耦合。为源极提供至少一个引线 LDS ；然而，提供多个引线LDS使得有可能减少电阻分量。也如从图13所见，以矩形平面形状形成管芯焊盘DP3，该形状在第一方向X上的长 度比它在第二方向Y上的长度更长。多个引线LD中的引线UMl沿着管芯焊盘DP3的一边 (该边在这一示例中沿着封装PA的边SDC定位)一体地耦合到该边。也就是说，一体地形 成管芯焊盘DP3和引线LDm。如图7和图9至图12中所示，用于控制电路4a和驱动电路4b的半导体芯片CP3 放置于这一管芯焊盘DP3的主表面(上表面)之上使得实施如下它的主表面(前表面、上 表面)向上，并且它的背表面(下表面)面向管芯焊盘DP3。这一半导体芯片CP3以矩形平 面形状形成并且使得半导体芯片CP3的长边沿着管芯焊盘DP3的长度方向定位。如图7、图9和图10中所示，半导体芯片CP3通过粘合剂层13E接合和固定到管芯 焊盘DP3。由于无电极(背表面电极)形成于半导体芯片CP3的背表面中，所以无需将半导 体芯片CP3的背表面电耦合到管芯焊盘DP3。出于这一原因，用来将半导体芯片CP3接合到 管芯焊盘DP3的粘合剂层13E无需有传导性，并且可以使用任何一种粘合剂(传导粘合剂 或者绝缘粘合剂)。因此，可以使用诸如银膏、焊料、绝缘粘合剂等传导膏粘合剂作为粘合剂 层13E的材料。然而，当相同材料(粘合剂)用于分别将半导体芯片CP1、CP2、CP3接合到 管芯焊盘DP1、DP2、DP3的粘合剂层13A、13D、13E时，可以简化用于半导体器件SMl的制造 工艺。因此这是合乎需要的。在这一情况下，粘合剂层13E也具有与粘合剂层13A、13D — 致的导电率。如图7和图9至图12中所示，半导体芯片CP3的主表面(前表面、上表面)具有 多个焊盘电极(键合焊盘)PD3。半导体芯片CP3的焊盘电极PD3电耦合到形成于半导体芯 片CP3中的电路(包括控制电路4a和驱动电路4b)。半导体芯片CP3的焊盘PD3包括焊盘电极PD3 (也就是焊盘电极PD3A)，该焊盘电 极通过接线BW2电耦合到半导体芯片CP2的用于栅极的焊盘电极PD2G。另外，半导体芯片 CP3的焊盘PD3包括以下各项焊盘电极PD3，通过接线BW3电耦合到半导体芯片CP2的用 于源极的焊盘电极PD2S2 ；以及焊盘电极PD3，通过接线BW4电耦合到半导体芯片CP2的用 于源极的焊盘电极PD2S1。另外，半导体芯片CP3的焊盘PD3也包括分别通过多个接线BW中的接线BW6、BW7、BW8、BW9、BWlO、Bffl 1电耦合到多个弓丨线LD中的引线LDBl、LDB2、LDB3、 LDB4、LDB5、LDB6 的焊盘电极 PD3。在引线 LDB1、LDB2、LDB3、LDB4、LDB5、LDB6 与管芯焊盘 DP3之间的区域由包括封装PA的树脂材料填充；并且引线LDB1、LDB2、LDB3、LDB4、LDB5、 LDB6和管芯焊盘DP3相互电隔离。引线LDBl是用于向半导体芯片CP3(中的控制电路4a)输入充电开始控制信号(控制开始对主电容器CM进行充电的信号)的引线端子。引线LDB2是用于输出充电完成检 测信号(表明已经检测到完成对主电容器CM进行充电的信号)的引线端子(开路漏极)。 引线LDB3是用于输入充电电流控制信号(通过升压变压器TS来对主电容器CM的充电电 流进行控制的信号)的引线端子。引线LDB4是用于输入电源电压(电源电势、固定电势) VCC的引线端子。引线LDB5是用于向半导体芯片CP3(中的驱动电路4b)输入IGBT驱动信 号(控制IGBT 2进入接通状态的信号)的引线端子。引线LDB6是用于输出IGBT驱动电 压(将要向IGBT 2的栅极施加以接通IGBT 2的驱动电压)的引线端子。在半导体芯片CP3的焊盘电极PD3之中，通过(单个或者多个)接线BW2电耦合 到半导体芯片CP2的用于栅极的焊盘电极PD2G的焊盘电极PD3将由代码PD3A标记并且称 为焊盘电极PD3A。半导体芯片CP3的这一焊盘电极PD3A电耦合到形成于半导体芯片CP3 中的控制电路4a。半导体芯片CP3中的控制电路4a从半导体芯片CP3的焊盘电极PD3A输 出将要向MOSFET 3的栅极施加以接通MOSFET 3的驱动电压。然后，它通过接线BW2向半 导体芯片CP2的用于栅极的焊盘电极PD2G输入并且向形成于半导体芯片CP2中的MOSFET 3的栅极电极施加。在半导体芯片CP3的焊盘电极PD3之中，通过(单个或者多个)接线BWll电耦合 到引线LDB6的焊盘电极PD3将由代码PD3B标记并且称为焊盘电极PD3B。半导体芯片CP3 的这一焊盘电极PD3B电耦合到形成于半导体芯片CP3中的驱动电路4b。当通过接线BWlO 从引线LDB5向半导体芯片CP3中的驱动电路4b输入IGBT驱动信号时发生以下操作在 半导体芯片CP3中的驱动电路4b生成并且从半导体芯片CP3的焊盘电极PD3B输出将要向 IGBT 2的栅极施加以接通IGBT 2的驱动电压；并且另外它通过接线BWll从引线LDB6向 半导体器件SMl以外输出。通过电路板PCBl中的布线等再次从引线LDG向半导体器件SMl 输入从LDB6向半导体器件SMl以外输出的驱动电压(IGBT 2的驱动电压)。另外，它通过 接线BWl向半导体芯片CPl的用于栅极的焊盘电极PDlG输入。在半导体器件SMl以外引 线LDB6与引线LDG之间提供电阻器R1，并且该电阻器例如包括电路板PCBl的布线、放置于 电路板PCBl之上的无源部件等。布置分别通过接线BW6、BW7、BW8耦合到引线LDB1、LDB2、LDB3的焊盘电极PD3使 得在半导体芯片CP3的主表面(上表面)中实施如下它们沿着在与引线LDB1、LDB2、LDB3 放置于其上的封装PA的边SDD更近的(相对)侧的边放置。布置分别通过接线BW9、BW10、 Bffll耦合到引线LDB4、LDB5、LDB6的焊盘电极PD3(包括焊盘电极PD3B)使得在半导体芯 片CP3的主表面(上表面)中实施如下它们沿着在与引线LDB4、LDB5、LDB6放置于其上的 封装PA的边SDC更近的(相对)侧的边放置。如下文描述的那样布置分别通过接线BW4、 Bff3,Bff2耦合到半导体芯片CP2的焊盘电极PD2S1、PD2S2、PD2G的焊盘电极PD3 (包括焊盘 电极PD3A)。它们在半导体芯片CP3的主表面(上表面)中沿着与放置于管芯焊盘DP2之 上的半导体芯片CP2更近的(相对)侧的边放置。
半导体芯片CP3的焊盘电极PD3均未电耦合到引线LDW ( 一体地耦合到管芯焊盘DP3)。因此，引线UMl可以视为未电耦合到半导体芯片CP1、CP2、CP3的任何电极的引线 LD(也就是无接触引线)。与管芯焊盘DP3耦合地提供这一引线UMl使得可以保持管芯焊盘DP3就位或者 固定直至形成封装PA。当引线LDC、LDD、LDm耦合到用于制造半导体器件SMl的引线框架 (的框架)时，管芯焊盘DP1、DP2、DP3可以在制造半导体器件SMl期间保持于引线框架上。 因此，可以使用引线框架来制造半导体器件SM1。引线UMl就电力而言为非必需引线。因 此，它可以形状不同于其它引线LD，并且引线UMl可以形成为所谓悬空引线。耦合到管芯 焊盘PD3的引线UMl的数目可以是一个或者多个。然而希望引线UMl数目应当减少至可 以固定或者保持管芯焊盘DP3这样的程度，从而引线LDBl至LDB6可以容易地布置于管芯 焊盘DP3周围。只要无需耦合到管芯焊盘DP3的引线UMl也能够制造半导体器件SMlj^ 无需提供一体地耦合到管芯焊盘DP3的引线LDW。在未提供一体地耦合到管芯焊盘DP3的 引线UMl的情况下，例如可以采取以下措施引线LDB4放置于图13中的引线UMl的位 置；引线LDB5放置于图13中的引线LDB4的位置；引线LDB6放置于图13中的引线LDB5的 位置；引线LDG放置于图13中的引线LDB6的位置；并且无接触引线LDN放置于图13中的 引线LDG的位置。然而也如图13中所示，可以通过将引线UMl —体地耦合到管芯焊盘DP3 带来以下优点可以容易地保持管芯焊盘DP3就位或者固定直至形成封装PA，并且这有助 于制造半导体器件SMl ；并且可以使用引线框架来制造半导体器件。因而可以容易地实现 如下结构，其中管芯焊盘DPI、DP2或者DP3在封装PA的背表面中未暴露。<半导体器件的引线耦合关系>将参照图14给出对半导体器件SMl的个体引线LD的耦合关系的描述。图14是 发光器件1的说明图。图14示意地图示了电路板PCBl的耦合到各引线LD的布线WR和在 与图11中相同的平面透明图上叠加的在电路板PCBl之上的部件。(在这一示例中，在电路 板PCBl之上的上述部件包括主电容器CM、氙管XC、升压变压器TS、微计算机MIC和电阻器 Rl0 )尽管图14为平面图，但是电路板PCBl的布线WR在图14中加有影线以有助于形象 化。电路板PCBl的布线WR包括下述布线WR1、WR2、WR3、WR4、WR5、WR6、WR7、WR8。在图14 中，主电容器CM、氙管XC、升压变压器TS、微计算机MIC和电阻器Rl由矩形块示意地示出。 电源电势(固定电势)VCC的源或者电源端子也由标记有代码VCC的矩形块示意地示出。如从图5、图11至图13和图14所见，在包括半导体器件SMl的封装PA的背表面 中沿着边SDB布置多个引线LDE。如上文提到的那样，这些引线LDE通过金属板MPL等电耦 合到形成于半导体芯片CPl中的IGBT 2的发射极。也如从图14所见，这些引线LDE焊接 到电路板PCBl的布线WRl (的端子部分)。它们通过这一布线WRl电耦合到放置于电路板 PCBl之上的主电容器CM(具体而言为主电容器CM的一个电极)。在包括半导体器件SMl的封装PA的背表面中沿着边SDA布置多个引线LDC、LDD、 LDN0在这些引线之中，多个引线LDC电耦合到形成于半导体芯片CPl中的IGBT 2的集电 极。也如从图14所见，这些引线LDC焊接到电路板PCBl的布线WR2(的端子部分)。它们 通过这一布线WR2电耦合到放置于电路板PCBl之上的氙管XC (具体而言为氙管XC的一个 内部电极)。在上述引线之中，如上文提到的那样，多个引线LDD电耦合到形成于半导体芯 片CP2中的MOSFET 3的漏极。也如从图14所见，这些引线LDD焊接到电路板PCBl的布线WR3(的端子部分)。它们通过这一布线WR3电耦合到布置于电路板PCBl之上的升压变压 器TS(具体而言为升压变压器TS的初级线圈的一端)。在沿着边SDA布置的引线LDC、LDD、LDN之中，引线LDN未电耦合到任何半导体芯 片CP1、CP2、CP3的焊盘电极或者背表面电极并且就电力而言为非必需引线LD。也就是说， 在包括半导体器件SMl的封装PA的背表面中于边SDA上不仅布置引线LDC、LDD ；也放置未 与任何半导体芯片CP1、CP2、CP3的电极电耦合的引线LDN。出于这一原因，这一引线LDN 未耦合(焊接)到电路板PCBl的布线WR。取而代之，如果引线LDN耦合到布线WR，则任何 部件(放置于电路板PCB之上的部件)未电耦合到布线WR。在以下描述中，未电耦合到任何半导体芯片CP1、CP2、CP3的电极的引线LD(在这一示例中为引线LDN，LDN1)可以称为无接触引线以求简化。在包括半导体器件SMl的封装PA的背表面中沿着边SDD布置多个引线LDS、LDB1、 LDB2、LDB3。如上文提到的那样，引线LDS电耦合到形成于半导体芯片CP2中的MOSFET 3 的源极；并且引线LDB1、LDB2、LDB3分别通过接线BW6、Bff7, BW8电耦合到半导体芯片CP3 的焊盘电极PD3。也如从图14所见，这些引线LDS、LDB1、LDB2、LDB3焊接到电路板PCBl的 布线WR4(的端子部分)。它们通过这些布线WR4电耦合到布置于电路板PCBl之上的微计 算机MIC (具体而言微微计算机MIC的相应端子)。在包括半导体器件SMl的封装PA的背表面中沿着边SDC布置多个引线UM1、 LDB4、LDB5、LDB6、LDG、LDN。在这些引线之中，如上文提到的那样，引线LDB4通过接线BW9 电耦合到半导体芯片CP3的焊盘电极PD3。也如从图14所见，它焊接到电路板PCBl的布 线WR5(的端子部分)并且通过这一布线WR5电耦合到电源电势(固定电势)VCC。在上述 引线之中，如上文提到的那样，引线LDB5通过接线BWlO电耦合到半导体芯片CP3的焊盘电 极PD3。也如从图14所见，它焊接到电路板PCBl的布线WR6(的端子部分)并且通过这一 接线WR6电耦合到微计算机MIC。在图14中描绘布线WR5和布线WR6使得它们彼此相交。 然而在现实中，电路板PCBl由多层电路板形成，并且布线WR5和布线WR6在不同布线层中 彼此相交；因此，布线WR5和布线WR6未相互短路。在上述引线之中，如上文提到的那样，引线LDB6通过布线BW 11电耦合到半导体 芯片CP3的焊盘电极PD3B ；并且引线LDG通过接线BWl电耦合到形成于半导体芯片CPl中 的IGBT 2的栅极。也如从图14所见，这些引线LDB6、LDG分别焊接到电路板PCBl的布线 WR7、WR8(的端子部分)。它们分别通过这些布线WR7、WR8耦合到电阻器Rl的末端。在这 一情况下，放置于引线LDB6与引线LDG之间的电阻器Rl由电路板PCBl的布线WR、放置于 电路板PCBl之上的无源部件(电阻元件)等形成。在沿着边SDC布置的引线UMl、LDB4、LDB5、LDB6、LDG、LDN之中，引线UMl或者 LDN未电耦合到任何半导体芯片CP1、CP2、CP3的焊盘电极或者背表面电极；因此，它们就电 力而言为非必需引线LD。也就是说，在包括半导体器件SMl的封装PA的背表面中于边SDC 上不仅布置引线LDB4、LDB5、LDB6、LDG ；也放置均未与任何半导体芯片CP1、CP2、CP3的电 极电耦合的引线UM1、LDN。引线UMl与管芯焊盘DP3 —体地耦合，并且引线LDN未与任 何管芯焊盘DP1、DP2、DP3耦合。对于引线LDN而言类似地，引线UMl未与任何半导体芯片 CP1、CP2、CP3的电极电耦合。因此，不仅引线LDN而且引线UMl可以视为无接触引线。引 线LDN或者LDm未耦合(焊接)到电路板PCBl的布线WR。取而代之，如果引线LDN、L_1耦合到布线WR，则任何部件(布置于电路板PCBl之上的部件)未电耦合到布线WR。由于这一耦合关系，所以充电开始控制信号从微计算机MIC向半导体器件SMl的 引线LDBl输入并且通过接线BW6向半导体芯片CP3(中的控制电路4a)输入。从半导体芯 片CP3输出的用于主电容器CM的充电完成检测信号通过接线BW7从半导体器件SMl的引 线LDB2输出并且向微计算机MIC输入。充电电流控制信号从微计算机MIC向半导体器件 SMl的引线LDB3输入并且通过接线BW8向半导体芯片CP3 (中的控制电路4a)输入。电源 电压VCC向半导体器件SMl的引线LDB4输入并且通过接线BW9向半导体芯片CP3 (中的 控制电路4a和驱动电路4b)输入。IGBT驱动信号从微计算机MIC向半导体器件SMl的引 线LDB5输入并且通过接线BWlO向半导体器件CP3(中的驱动电路4b)输入。从半导体芯 片CP3(中的驱动电路4b)输出的IGBT驱动电压通过接线BWll从半导体器件SMl的引线 LDB6输出。然后它通过半导体器件SMl外部的电阻器Rl向半导体器件SMl的引线LDG输 入。随后它通过接线BWl向半导体芯片CPl的用于栅极(也就是形成于半导体芯片CPl中 的IGBT 2的栅极)的焊盘电极PDlG输入。固定电势(电源电势)、优选为地电势(参考电势、GND电势、接地电势)从微计算 机MIC向半导体器件SMl的引线LDS输入。然后它通过接线BW5向半导体芯片CP2的用于 源极(也就是形成于半导体芯片CP2中的MOSFET 3的源极)的焊盘电极PD2S1输入。这 一地电势也通过接线BW3、BW4向半导体芯片CP3(中的控制电路4a和驱动电路4b)输入。 (接线BW3 、BW4将半导体芯片CP2的用于源极的焊盘电极PD2S1、PD2S2和半导体芯片CP3 的焊盘电极PD3耦合在一起。)向半导体芯片CP2的用于栅极的焊盘电极PD2G输入来自形成于半导体芯片CP3 中的控制电路4a的接通电压(将要向M0SFET3的栅极施加以接通MOSFET 3的电压)。通 过接线BW2输入接通电压。(也就是说，通过将焊盘电极PD2G和焊盘电极PD3A耦合在一起 的接线BW2向半导体芯片CP2中的MOSFET 3的栅极输入接通电压。)如上文提到的那样，半导体器件SMl的引线LDD通过管芯焊盘DP2和传导粘合剂 层13D电耦合到半导体芯片CP2的背表面电极BE2。(也就是说，引线LDD电耦合到形成于 半导体芯片CP2中的MOSFET 3的漏极。)这些引线LDD具有通过升压变压器TS向其施加 的电池BT的电压。如上文提到的那样，通过接线BW2从半导体芯片CP3中的控制电路4a向 半导体芯片CP2的用于栅极的焊盘电极PD2G输入接通电压。出于上述原因，当这一接通电 压使半导体芯片CP2中的MOSFET 3进入接通状态时发生以下操作MOSFET 3的源极-漏极 电流在半导体器件SMl的引线LDS与引线LDD之间流动。由此可以通过升压变压器TS对 主电容器CM进行充电。如上文提到的那样，半导体器件SMl的引线LDC通过管芯焊盘DPl和传导粘合剂 层13A电耦合到半导体芯片CPl的背表面电极BE1。(也就是说，引线LDC电耦合到形成于 半导体芯片CPl中的IGBT 2的集电极。)如上文提到的那样，半导体器件SMl的引线LDE 通过金属板MPL等电耦合到半导体芯片CPl的用于发射极的焊盘电极PD1E。(也就是说， 引线LDE电耦合到形成于半导体芯片CPl中的IGBT 2的发射极。)。如上文提到的那样， 半导体器件SMl的引线LDC通过氙管XC耦合到主电容器CM的一个电极；并且半导体器件 SMl的引线LDE耦合到主电容器CM的另一电极。如上文提到的那样，通过接线BW11、引线 LDB6、电阻器Rl、引线LDG和接线BWl从半导体芯片CP3中的驱动电路4b向半导体芯片CPl的用于栅极的焊盘电极PD2G输入接通电压(IGBT驱动电压)。出于上述原因，当这一接通 电压使半导体芯片CPl中的IGBT 2进入接通状态时发生以下操作与氙管XC的发光(放 电)结合，IGBT 2的集电极发射极电流在半导体器件SMl的引线LDC与引线LDE之间流动。<半导体器件的引线布置>如上文提到的那样，半导体器件SMl包括大量不同种类的引线LD(也就是引线 LDB1、LDB2、LDB3、LDB4、LDB5、LDB6、LDC、LDD、LDE、LDG、LDN、LDNU LDS)。向各引线 LD 施 加的电压不同。具体而言，在向其施加主电容器CM的如下充电电压的IGBT2的集电极与发 射极之间的电势差很大(例如300至400V)，该充电电压用于使氙管XC发光(放电)。(也 就是说，在引线LDC与引线LDE 之间的电势差很大。)另外，结合氙管XC的发光(放电)在 IGBT 2的集电极与发射极(也就是引线LDC与引线LDE)之间流动的电流很大(例如约100 至 200A)。即使在引线LD之间的电势差大或者在引线LD之间流动的电流大，在引线LD完全 密封于封装PA中的部分仍然未出现问题。它们通过定位于其间的树脂材料(包括封装PA 的树脂材料)来相互充分隔离。因此无需关注引线LD在半导体器件SMl中的布置，只要 完全未从封装PA暴露各引线LD。然而，引线LD作为半导体器件SMl的外部端子来工作； 因此，必须从封装PA至少部分地暴露各引线(各引线LDB1、LDB2、LDB3、LDB4、LDB5、LDB6、 LDC、LDD、LDE、LDG、LDS)。当在引线LD之间的电势差大或者在引线LD之间流动的电流大 时有可能将由此影响引线LD从封装PA暴露的部分。半导体芯片CP3是控制电路4a、驱动电路4b等形成于其中的用于控制的半导体 芯片；因此，它易受噪声等影响。当结合氙管XC的发光(放电)大电流在IGBT 2的集电极 与发射极之间流动时，它易受这一大电流影响。为了应对这一点，除了将半导体芯片CP1、 CP2、CP3封装成一个之外还如后文描述的那样向引线LD在半导体器件SMl中的布置添加 扭曲来实施如下当结合氙管XC的发光(放电)大电流在IGBT 2的集电极与发射极之间 流动时防止它对半导体芯片CP3(中的控制电路4a和驱动电路4b)的影响；并且防止半导 体芯片CP3(中的控制电路4a和驱动电路4b)的故障等。半导体器件SMl中提供的多个引线LD包括引线LDB1、LDB2、LDB3、LDB4、LDB5、 LDB6，分别电耦合到半导体芯片CP3的多个焊盘电极PD3 ；用于发射极的引线LDE，电耦合 至IJ IGBT 2的发射极；以及用于集电极的引线LDC电耦合到IGBT 2的集电极。引线LDB1、 LDB2、LDB3、LDB4、LDB5、LDB6以及用于集电极和用于发射极的引线LDC、LDE如在平面中所 见布置于封装PA的互不相同的边上。更希望引线LDB1、LDB2、LDB3、LDB4、LDB5、LDB6、用 于发射极的引线LDE和用于集电极的引线LDC如在平面中所见布置于封装PA的互不相同 的边上。这里引用的“如在平面中所见”是指如在与封装PA的下表面(背表面)平行的平 面中所见。将给出更具体描述。如图5、图11至图13等中所示，在引线LD之中，耦合到IGBT 2的集电极和发射极的引线LDC、LDE沿着封装PA的背表面的边SDA、SDB布置。也就是说， 多个引线LDC沿着封装PA的背表面的边SDA布置；并且多个引线LDE沿着封装PA的背表 面的边SDB布置。在引线LD之中，通过接线BW6、BW7、BW8、BW9、BW10、BW11电耦合到用于 控制的半导体芯片CP3的焊盘电极PD3的引线LDB1、LDB2、LDB3、LDB4、LDB5、LDB6布置如 下它们沿着封装PA的背表面的边SDC、SDD布置。也就是说，引线LDB1、LDB2、LDB3沿着封装PA的背表面的边SDD布置；并且引线LDB4、LDB5、LDB6沿着封装PA的背表面的边SDC布置。在半导体器件SMl的下表面(背表面)、也就是封装PA的背表面中，各边限定如 下边SDA和边SDB彼此相交；边SDB和边SDC彼此相交；边SDC和边SDD彼此相交；边SDD 和边SDA彼此相交；边SDA和边SDC彼此相对定位；并且边SDB和边SDD彼此相对定位。如上文提到的那样，电耦合到用于控制的半导体芯片CP3的焊盘电极的引线 LDB1、LDB2、LDB3、LDB4、LDB5、LDB6布置于边SDC、SDD上。这些边不同于如下引线LDC、LDE 如在平面中所见布置于其上的边SDA、SDB，结合氙管XC的发光通过这些引线传递大电流。 因而，即使结合氙管XC的发光通过引线LDC、LDE传递大电流仍然实施如下布置于与引线 LDC、LDE布置于其上的边SDA、SDB 不同的边SDC、SDD上的引线LDBU LDB2、LDB3、LDB4、 LDB5、LDB6几乎不受通过引线LDC、LDE传递的大电流影响。出于这一原因，有可能在结合 氙管XC的发光大电流在IGBT2的集电极与发射极之间流动时实施如下有可能防止影响半 导体芯片CP3 (中的控制电路4a和驱动电路4b)。而且，有可能防止半导体芯片CP3 (中的 控制电路4a和驱动电路4b)的故障等。这使得有可能增强半导体器件SMl和使用它的发 光器件1的性能和可靠性。也向用于漏极(也就是MOSFET 3的漏极)的引线LDD施加数十伏特(例如约60V) 的电压。出于这一原因，更希望应当将用于漏极的引线LDD布置于如在平面中所示、与引线 LDBU LDB2、LDB3、LDB4、LDB5、LDB6布置于其上的边SDC、SDD所不同的边上。(与边SDC、 SDD不同的这一边在这一实施例中为边SDA而在后文描述的第六实施例中为边SDB。)这使 得有可能充分防止向用于漏极的引线LDD施加的电压对半导体芯片CP3(中的控制电路4a 和驱动电路4b)具有影响。因而有可能进一步增强半导体器件SMl和使用它的发光器件1 的性能和可靠性。同时，向用于源极(也就是MOSFET 3的源极)的引线LDS供应地电势(参考电势、 GND电势、接地电势)。出于这一原因，用于源极的引线LDS可以放置于与引线LDB1、LDB2、 LDB3、LDB4、LDB5、LDB6如在平面中所示布置于其上的边SDC、SDD相同的边上。在这一实施 例中，用于源极的引线LDS放置于边SDD上。这使得易于通过接线BW耦合半导体芯片CP2 的用于源极的引线LDS和用于源极的焊盘电极PD2S1。然而作为另一实施例，用于源极的引 线LDS可以放置于边SDC上。如何在这一实施例中的半导体器件SMl中布置引线LD (哪个引线LD应当放置于 哪个边SDA至SDD上)除非另有指明则基本上与以下半导体器件相同在后文描述的第一 至第三修改中和在后文描述的第二至第十二实施例中的半导体器件。通过这一点可以获得 上述效果。〈半导体器件的修改〉图15是图示来这一实施例中的半导体器件SMl的第一修改的平面透明图；图16 是其截面图；并且图17是其底视图(背侧后视图)。图18是示出这一实施例中的半导体 器件SMl的第二修改的平面透明图；图19是其截面图；并且图20是其底视图(背侧后视 图)。图15和图18对应于图11 ;图16和图19对应于图6 ；并且图17和图20对应于图5。图15至图17中的第一修改对应于这样一种情况，其中相比于图4至图13中所示 情况，各引线LD从封装PA的侧面突出。从封装PA突出的部分变平。同时，图18至图20中的第二修改对应于其中实施如下的情况在封装PA的背表面中未暴露任何引线LD，并且 引线LD从封装PA的横向表面突出；并且各引线LD在它从封装PA突出的部分弯曲。
图4至图13中所示半导体器件SMl为QFN配置并且形成为使得各引线LD未大量 地从封装PA向外突出。与图15至图17中或者图18至图20中一样，半导体器件代之以可 以是QFP (四侧扁平封装)配置，从而各引线的部分大量地从封装PA突出。这与后文描述 的第二和以下实施例相同。参照各引线在平面中的布置位置，第一和第二修改与第一实施例相同。也就是说， 图15至图7中的第一修改和图18至图20中的第二修改中的半导体与图4至图13中所示 半导体器件SMl相同。因此将省略其描述。后文描述的第二至第十二实施例中的半导体器 件也可以上QFP配置。图21是图示这一实施例中的半导体器件SMl的第三修改的截面图并且对应于图 6。在图4至图13中所示半导体器件SMl中，关于一体地耦合到管芯焊盘DPl至DP3 的引线LD之外的引线LD(在本示例中为引线LDC、LDD、LDN1)采取以下措施加工各引线 LD,从而它与管芯焊盘DPl至DP3更近的部分提起。由此使金属板MPL或者接线BW将耦合 到的引线LD的表面高于管芯焊盘DPl至DP3的上表面。(管芯焊盘DPl至DP3的上表面是 半导体芯片CPl至CP3将放置于其之上的表面。)这使得更易于将金属板MPL或者接线BW 耦合到各引线LD。同时在图21中所示第三修改中，金属板MPL或者接线BW耦合到的各引线LD的表 面在高度上与管芯焊盘DPl至DP3的上表面相同。(管芯焊盘DPl至DP3的上表面是半导 体器件CPl至CP3将放置于其之上的表面。)这使得更易于加工各引线LD。这也适用于后 文描述的第二至第七实施例中的半导体器件。(第二实施例)图22是第二实施例中的半导体器件SMla的平面透明图。图22对应于图11并且 示出了对透视的封装PA内部进行图示的整体平面图。图23是图22中的半导体器件SMla 在进一步去除金属板MPL、接线BW和半导体芯片CP1、CP2、CP3时的平面透明图(透视)并 且对应于图13。尽管图23为平面图，但是在图23中，管芯焊盘DP4、引线布线LDA、LDA1以 及引线LD加有斜影线，并且包括封装PA的材料(树脂材料)加有点影线以有助于形象化。 图24和图25是半导体器件SMla的截面图(横向截面图)并且分别在与图6和图9中基 本上相同的截面位置截取。图24基本上对应于半导体器件SMla在图22的线A-A的位置 截取的截面图；并且图25基本上对应于半导体器件SMla在图22的线Dl-Dl的位置截取的 截面图。图26是半导体器件SMla的底视图(背侧后视图)并且对应于图5。这一实施例 中的半导体器件SMla的顶视图与图4相同，并且这里将获得该图。图22至图26与图11、图13、图6、图9和图5的比较揭示如下图22至图26中 所示这一实施例中的半导体器件SMla与第一实施例中的半导体器件SMl不同在于半导体 芯片CP1、CP2、CP3放置于共同管芯焊盘DP4之上。半导体器件SMla在配置和功能的其它 方面与第一实施例中的半导体器件SMl基本上相同，并且将主要对该不同给出描述。在这一实施例中的半导体器件SMla中，半导体芯片CP1、CP2、CP3放置于共同管芯 焊盘DP4之上。管芯焊盘DP4等效于通过将管芯焊盘DPI、管芯焊盘DP2和管芯焊盘DP3 —体地耦合在一起而获得的管芯焊盘。将给出更具体的描述。在第一实施例中，管芯焊盘DPI、 DP2、DP3相互分离，并且在它们之间的区域由树脂材料(包括封装PA的树脂材料)填充。 同时在这一实施例中，使用通过集成管芯焊盘DP1、DP2、DP3而获得的一个管芯焊盘DP4，并 且三个半导体芯片CP1、CP2、CP3放置于这一管芯焊盘DP4之上。多个引线LD布置于管芯 焊盘DP4周围。管芯焊盘DP4由封装(密封体)PA密封。
然而在第一实施例中，多个引线LDC —体地耦合到管芯焊盘DPl ；多个引线LDD — 体地耦合到管芯焊盘DP2 ；并且引线UMl —体地耦合到管芯焊盘DP3。同时在这一实施例 中，多个引线LDC —体地耦合到管芯焊盘DP4，但是多个引线LDD均未一体地耦合到管芯焊 盘DP4。管芯焊盘DP4和引线LDD相互分离和电隔离。也就是说，尽管一体地形成管芯焊盘 DP4和引线LDC，但是未一体地形成管芯焊盘DP4和引线LDD。在封装PA中，各引线LDD的 末端一体地耦合到引线布线LDA1，并且引线LDD通过引线布线LDAl相互电耦合。在这一实施例中的半导体器件SMla中未提供与引线LDW等效的引线(也就是一 体地耦合到管芯焊盘DP4的无接触引线)。这一点的原因如下由于引线LDC耦合到管芯 焊盘DP4，所以这些引线LDC可以保持管芯焊盘DP4就位或者固定直至形成封装PA ；因此， 无需提供与引线UMl等效的引线。当制造半导体器件SMla时，引线LDC耦合到用于制造 半导体器件SMla的引线框架(的框架)。因此管芯焊盘DP4可以保持于引线框架上并且可 以使用引线框架来制造半导体器件SMla。因此在这一实施例中，不存在与弓I线UMl等效的 引线，因此如从图22与图13的比较中所见采取以下措施引线LDB4放置于图13中的引线 LDNl的位置；引线LDB5放置于图13中的引线LDB4的位置；引线LDB6放置于图13中的引 线LDB5的位置；引线LDG放置于图13中的引线LDB6的位置；并且无接触引线LDN放置于 图13中的引线LDG的位置。也在这一实施例以及第一实施例中，半导体芯片CPl具有背表面电极BEl (也就是 用于IGBT 2的集电极的背表面电极)。半导体芯片CPl的这一背表面电极BEl通过传导粘 合剂层13A接合和固定到管芯焊盘DP4并且电耦合到该DP4。因此，各引线LDC通过管芯焊 盘DP4和传导粘合剂层13A电耦合到半导体芯片CPl的背表面电极BEl (也就是IGBT 2的 集电极)。在这一实施例中，不同于第一实施例，背表面电极(背表面漏极电极)BE2未形成 于半导体芯片CP2的背表面(下表面)中。取而代之，在半导体芯片CP2的主表面(前表 面、上表面)中不仅提供用于栅极的焊盘电极PD2G和用于源极的焊盘电极PD2S1、PD2S2而 且提供用于漏极的焊盘电极(键合焊盘)PD2D。这些焊盘电极PD2G、PD2S1、PD2S2、PD2D都 是用于键合接线BW的电极(焊盘电极、电极焊盘、键合焊盘)。半导体芯片CP2的用于漏极的焊盘电极PD2D电耦合到形成于半导体芯片CP2中 的MOSFET 3的漏极。也就是说，半导体芯片CP2的用于漏极的焊盘电极PD2D对应于用于 MOSFET 3的漏极的焊盘电极(键合焊盘)。半导体芯片CP2的用于漏极的焊盘电极PD2D 通过多个接线BW中的(单个或者多个接线)BW12电耦合到引线布线LDA1。因此，用于漏极 的各引线LDD通过引线布线LDAl和布线BW12电耦合到半导体芯片CP2的用于漏极(也就 是MOSFET的漏极)的焊盘电极PD2D。在这一实施例中，不同于第一实施例，将半导体芯片CP2的背表面接合到管芯焊 盘DP4的粘合剂层13D必须具有绝缘性质。在第一实施例中，粘合剂层13D必须是传导性的以将半导体芯片CP2的背表面电极BE2电耦合到管芯焊盘DP2。在这一实施例中，半导体芯 片CP2放置于管芯焊盘DP4之上，该管芯焊盘电耦合半导体芯片CP1的背表面电极BE1 ；因 此要求将管芯焊盘DP4和半导体芯片CP2相互电隔离。在这一实施例中，出于这一目的，管 芯焊盘DP4和半导体芯片CP2通过使用绝缘粘合剂层13D将半导体芯片CP2的背表面和管 芯焊盘DP4接合在一起来相互电隔离。在这一实施例中，出于相同原因，将半导体芯片CP3 的背表面接合到管芯焊盘DP4的粘合剂层13E也必须具有绝缘性质。半导体器件SMla的配置的其它方面与第一实施例中的半导体器件SM1的配置相 同，并且将省略其描述。发光器件1中的半导体器件SMla的耦合关系和功能与第一实施例 中的半导体器件SM1的耦合关系和功能相同。在这一实施例中，如上文提到的那样，三个半导体芯片CP1、CP2、CP3装配于共同 管芯焊盘DP4之上。因而，除了第一实施例中获得的效果之外还可以增强半导体器件SMla 的可组装性(易于组装)。同时，当三个半导体芯片CP1、CP2、CP3如第一实施例中一样分 别放置于不同管芯焊盘DP1、DP2、DP3之上时可以实施如下相应半导体芯片CP1、CP2、CP3 放置于其之上的管芯焊盘DP1、DP2、DP3可以由包括封装PA的树脂材料隔离。因此。有可 能进一步提高击穿电压并且进一步提高半导体器件的可靠性。(第三实施例)图27是第三实施例中的半导体器件SMlb的平面透明图。图27对应于图11并且 示出对透视的封装PA内部进行图示的整体平面图。图28是图27中的半导体器件SMlb在 进一步去除金属板MPL、接线BW和半导体芯片CP1、CP2、CP3时的平面透明图(透视)并且 对应于图13。尽管图28为平面图，但是在图28中，管芯焊盘DP1、DP5、引线布线LDA和引 线加有斜影线，并且包括封装PA的材料(树脂材料)加有点影线以有助于形象化。图29 是半导体器件SMlb的截面图(横向截面图)并且在与图9中基本上相同的截面位置截取。 图29基本上对应于半导体器件SMlb在图27的线D1-D1的位置截取的截面图。这一实施 例中的半导体器件SMlb的顶视图和底视图分别与图4和图26相同，并且这里将省略它们。图27至图29与图11、图13和图9的比较揭示如下图27至图29中所示这一实 施例中的半导体器件SMlb与第一实施例中的半导体器件SM1不同在于半导体芯片CP2、CP3 放置于共同管芯焊盘DP5之上。这一实施例中的半导体器件SMlb在配置和功能的其它方 面与第一实施例中的半导体器件SM1基本上相同，并且将主要对该不同给出描述。在这一实施例中的半导体器件SMlb中，半导体芯片CP1与第一实施例中一样放置 于管芯焊盘DPI之上。然而不同于第一实施例，半导体芯片CP2和半导体芯片CP3放置于 共同管芯焊盘DP5之上。管芯焊盘DP5等效于通过将管芯焊盘DP2和管芯焊盘DP3 —体地 耦合在一起而获得的管芯焊盘。将给出更具体的描述。在第一实施例中，管芯焊盘DP2和 管芯焊盘DP3相互分离，并且在它们之间的区域由树脂材料(包括封装PA的树脂材料)填 充。同时在这一实施例中，使用通过将管芯焊盘DP2和管芯焊盘DP3集成在一起而获得的 管芯焊盘DP5而不是管芯焊盘DP2、DP3，并且两个半导体芯片CP2、CP3放置于这一管芯焊 盘DP5之上。多个引线LD布置于(组成管芯焊盘组的)管芯焊盘DP1、DP5周围，并且无引 线LD放置于管芯焊盘DPI与管芯焊盘DP5之间。与管芯焊盘DPI类似，管芯焊盘DP5也由 封装(密封体)PA密封。在第一实施例中，多个引线LDD —体地耦合到管芯焊盘DP2。类似 地在这一实施例中，多个引线LDD —体地耦合到管芯焊盘DP5。也就是说，一体地形成管芯
29焊盘DP5和引线LDD。
然而，在这一实施例中的半导体器件SMlb中未提供与引线UMl等效的引线(也 就是一体地耦合到管芯焊盘DP5的无接触引线)。这一点的原因如下由于引线LDD耦合 到管芯焊盘DP5，所以这些引线LDD可以保持管芯焊盘DP5就位或者固定直至形成封装PA ； 因此，无需提供与引线UMl等效的引线。当制造半导体器件SMlb时，引线LDC、LDD耦合到 用于制造半导体器件SMlb的引线框架(的框架)。因此管芯焊盘DPI、DP5可以保持于引 线框架上并且可以使用引线框架来制造半导体器件SMlb。因此在这一实施例中，不存在与 弓丨线LDNl等效的引线，因此如从图28与图13的比较中所见采取以下措施引线LDB4放置 于图13中的引线UMl的位置；引线LDB5放置于图13中的引线LDB4的位置；引线LDB6放 置于图13中的引线LDB5的位置；引线LDG放置于图13中的引线LDB6的位置；并且无接触 弓丨线LDN放置于图13中的引线LDG的位置。也在这一实施例以及第一实施例中，半导体芯片CPl具有背表面电极BEl (也就是 用于IGBT 2的集电极的背表面电极)。半导体芯片CPl的这一背表面电极BEl通过传导粘 合剂层13A接合和固定到管芯焊盘DPl并且电耦合到该DPI。因此，各引线LDC通过管芯焊 盘DPl和传导粘合剂层13A电耦合到半导体芯片CPl的背表面电极BEl (也就是IGBT 2的 集电极)。也在这一实施例以及第一实施例中，半导体芯片CP2具有背表面电极BE2 (也就是 用于MOSFET 3的漏极的背表面电极)。半导体芯片CP2的这一背表面电极BE2通过传导粘 合剂层13D接合和固定到管芯焊盘DP5并且电耦合到该DP5。因此，各引线LDD通过管芯焊 盘DP5和传导粘合剂层13D电耦合到半导体芯片CP2的背表面电极BE2 (也就是MOSFET 3 的漏极)。同时，半导体芯片CP3通过粘合剂层13E接合和固定到管芯焊盘DP5。在这一实施 例中，将半导体芯片CP3的背表面接合到管芯焊盘DP5的上表面的粘合剂层13E必须具有 绝缘性质。将给出更具体的描述。半导体芯片CP3放置于管芯焊盘DP5之上，该管芯焊盘 电耦合半导体芯片CP2的背表面电极BE2 ；因此要求将管芯焊盘DP5与半导体芯片CP3相 互电隔离。因而在这一实施例中，半导体芯片CP3的背表面与管芯焊盘DP5通过绝缘粘合 剂层13E来相互接合。管芯焊盘DP5和半导体芯片CP3由此相互电隔离。半导体器件SBlb的配置的其它方面与第一实施例中的半导体器件SMl的配置基 本上相同，并且将省略其描述。发光器件1中的半导体器件SMlb的耦合关系和功能与第一 实施例中的半导体器件SMl的耦合关系和功能相同。在这一实施例中仅需两个管芯焊盘(管芯焊盘DP1、DP5)。因此除了在第一实施例 中获得的效果之外，与其中需要三个管芯焊盘的情况相比还可以提高半导体器件SMlb的 可组装性(易于组装)。同时，当三个半导体芯片CP1、CP2、CP3与第一实施例中一样分别 放置于不同管芯焊盘DP1、DP2、DP3之上时可以实施如下有可能进一步提高击穿电压并且 进一步提高半导体器件的可靠性。(第四实施例)图30是第四实施例中的半导体器件SMlc的平面透明图。图30对应于图11并且 示出了对透视的封装PA内部进行图示的整体平面图。图31是图30中的半导体器件SMlc 在进一步去除金属板MPL、接线BW和半导体芯片CP1、CP2、CP3时的平面透明图(透视)并且对应于图13。尽管图31为平面图，但是在图31中，管芯焊盘DP2、DP6、引线布线LDA和 引线LD加有斜影线，并且包括封装PA的材料(树脂材料)加有点影线以有助于形象化。图 32是半导体器件SMlc的截面图(横向截面图)并且在与图7中基本上相同的截面位置截 取。图32基本上对应于半导体器件SMlc在图30的线B-B的位置截取的截面图。这一实 施例中的半导体器件SMlc的顶视图和底视图分别与图4和图26相同，并且这里将省略它 们。图30至图32与图11、图13和图9的比较揭示如下图30至图32中所示这一实施 例中的半导体器件SMlc与第一实施例中的半导体器件SM1的不同在于半导体芯片CP1、 CP3放置于共同管芯焊盘DP6之上。这一实施例中的半导体器件SMlc在配置和功能的其它 方面与第一实施例中的半导体器件SM1基本上相同，并且将主要对该不同给出描述。在这一实施例中的半导体器件SMlc中，半导体芯片CP2与第一实施例中一样放置 于管芯焊盘DP2之上。然而不同于第一实施例，半导体芯片CP1和半导体芯片CP3放置于 共同管芯焊盘DP6之上。管芯焊盘DP6等效于通过将管芯焊盘DPI和管芯焊盘DP6 —体地 耦合在一起而获得的管芯焊盘。将给出更具体的描述。在第一实施例中，管芯焊盘DPI和 管芯焊盘DP3相互分离，并且在它们之间的区域由树脂材料(包括封装PA的树脂材料)填 充。同时在这一实施例中，使用通过将管芯焊盘DPI和管芯焊盘DP3集成而获得的管芯焊 盘DP6而不是管芯焊盘DPI、DP3，并且两个半导体芯片CP1、CP3放置于这一管芯焊盘DP6 之上。多个引线LD布置于(组成管芯焊盘组的)管芯焊盘DP2、DP6周围，并且无引线LD 放置于管芯焊盘DP2与管芯焊盘DP6之间。与管芯焊盘DP2类似，管芯焊盘DP6也由封装 (密封体)PA密封。在第一实施例中，多个引线LDC —体地耦合到管芯焊盘DPI。类似地在 这一实施例中，多个引线LDC —体地耦合到管芯焊盘DP6。也就是说，一体地形成管芯焊盘 DP6和引线LDC。然而，在这一实施例中的半导体器件SMlc中未提供与引线UM1等效的引线(也 就是一体地耦合到管芯焊盘DP6的无接触引线)。这一点的原因如下由于引线LDC耦合 到管芯焊盘DP6，所以这些引线LDC可以保持管芯焊盘DP6就位或者固定直至形成封装PA ； 因此，无需提供与引线LDW等效的引线。当制造半导体器件SMlc时，引线LDC、LDD耦合到 用于制造半导体器件SMlc的引线框架(的框架)。因此，管芯焊盘DP2、DP6可以保持于引 线框架上，并且可以使用引线框架来制造半导体器件SMlc。因此在这一实施例中，不存在 与引线LDW等效的引线，因此如从图31与图13的比较中所见采取以下措施引线LDB4放 置于图13中的引线UM1的位置；引线LDB5放置于图13中的引线LDB4的位置；引线LDB6 放置于图13中的引线LDB5的位置；引线LDG放置于图13中的引线LDB6的位置；并且无接 触引线LDN放置于图13中的引线LDG的位置。也在这一实施例以及第一实施例中，半导体芯片CP2具有背表面电极BE2 (也就是 用于M0SFET 3的漏极的背表面电极)。半导体芯片CP2的这一背表面电极BE2通过传导粘 合剂层13D接合和固定到管芯焊盘DP2并且电耦合到该DP2。因此，各引线LDD通过管芯焊 盘DP2和传导粘合剂层13D电耦合到半导体芯片CP2的背表面电极BE2 (也就是M0SFET 3 的漏极)。也在这一实施例以及第一实施例中，半导体芯片CP1具有背表面电极BE1(也就是 用于IGBT 2的集电极的背表面电极)。半导体芯片CP1的这一背表面电极BE1通过传导粘合剂层13A接合和固定到管芯焊盘DP6并且电耦合到该DP6。因此，各引线LDC通过管芯焊 盘DP6和传导粘合剂层13A电耦合到半导体芯片CP1的背表面电极BE1 (也就是IGBT 2的 集电极)。同时，半导体芯片CP3通过粘合剂层13E接合和固定到管芯焊盘DP6。在这一实施 例中，将半导体芯片CP3的背表面接合到管芯焊盘DP6的上表面的粘合剂层13E必须具有 绝缘性质。将给出更具体的描述。半导体芯片CP3放置于管芯焊盘DP6之上，该管芯焊盘 电耦合半导体芯片CP1的背表面电极BE1 ；因此要求将管芯焊盘DP6与半导体芯片CP3相 互电隔离。因而在这一实施例中，半导体芯片CP3的背表面与管芯焊盘DP6通过绝缘粘合 剂层13E来相互接合。管芯焊盘DP6和半导体芯片CP3由此相互电隔离。半导体器件SBlc的配置的其它方面与第一实施例中的半导体器件SM1的配置基 本上相同，并且将省略其描述。发光器件1中的半导体器件SMlc的耦合关系和功能与第一 实施例中的半导体器件SM1的耦合关系和功能相同。在这一实施例中仅需两个管芯焊盘(管芯焊盘DP1、DP6)。因此除了在第一实施例 中获得的效果之外，与其中需要三个管芯焊盘的情况相比还可以提高半导体器件SMlc的 可组装性(易于组装)。同时，当三个半导体芯片CP1、CP2、CP3与第一实施例中一样分别 放置于不同管芯焊盘DP1、DP2、DP3之上时可以实施如下有可能进一步提高击穿电压并且 进一步提高半导体器件的可靠性。(第五实施例)图33是第五实施例中的半导体器件的平面透明图。图33对应于图11并且示出 了对透视的封装PA内部进行图示的整体平面图。图34是半导体器件SMld的截面图(横 向截面图)并且在与图7中基本上相同的截面位置截取。图34基本上对应于半导体器件 SMld在图33的线B-B的位置截取的截面图。这一实施例中的半导体器件SMld的顶视图和 底视图分别于图4和图5相同，并且这里将省略它们。图33和图34与图11和图7的比较揭示了图33和图34中所示这一实施例中的 半导体器件SMld与第一实施例中的半导体器件SM1不同在于半导体芯片CP3的焊盘电极 PD3B和半导体芯片CP1的用于栅极的焊盘电极PD1G通过(单个或者多个)接线BW1相互 直接耦合。这一实施例中的半导体器件SMld在配置和功能的其它方面与第一实施例中的 半导体器件SM1基本上相同，并且将主要对该不同给出描述。在第一实施例中的半导体器件SM1中，半导体芯片CP3的焊盘电极PD3B通过接线 BW11电耦合到引线LDB6;并且半导体芯片CP1的用于栅极的焊盘电极PD1G通过接线BW1 电耦合到引线LDG。出于这一原因，在半导体芯片CP3中的驱动电路4b处生成并且从半导 体芯片CP3的焊盘电极PD3B输出的IGBT驱动电压传输如下它一度从半导体器件SM1的 引线LDB6向半导体器件SM1以外输出；它再通过半导体器件SM1外部的电阻器R1向半导 体器件SM1的引线LDG输入；然后它向半导体芯片CP1的用于栅极的焊盘电极PD1G输入。 在这一情况下，可以在半导体器件SM1以外提供电阻器R1 ；因此，可以在半导体器件SM1外 部调节电阻器R1的电阻。同时在这一实施例中的半导体器件SMld中，半导体芯片CP3的焊盘电极PD3B未 通过接线BW耦合到引线LD(与引线LDB6等效的引线LD)。同时，半导体芯片CP1的用于栅 极的焊盘电极PD1G未通过接线BW耦合到引线LD(与引线LDG等效的引线LD)。在这一实施例中取而代之，半导体芯片CP3的焊盘电极PD3B和半导体芯片CP1的用于栅极的焊盘电 极PD1G直接联系并且仅通过(单个或者多个)接线BW相互电耦合。出于这一原因，在这一实施例中的半导体器件SMld中，关于在与第一实施例中的 半导体器件SM1的引线LDB6、LDG对应的位置处的引线LD采取以下措施引线LD均未与 任何半导体芯片CP1、CP2、CP3的焊盘电极或者背表面电极电耦合。因此，它们就电力而言 为非必需引线(无接触引线)LDN。在这一实施例中未放置第一实施例中使用的接线BW11， 并且接线BW1的耦合关系在第一实施例与这一实施示例之间不同。将给出更具体的描述。 在第一实施例中，接线BW1将引线LDG和半导体芯片CP1的用于栅极的焊盘电极PD1G联系 在一起。同时在这一实施例中，接线BW1将半导体芯片CP3的焊盘电极PD3B和半导体芯片 CP1的用于栅极的焊盘电极PD1G联系在一起。在这一实施例中，电阻器R1形成于半导体芯 片CP3中。具体而言，在这一实施例中，不仅控制电路4a和驱动电路4b而且电阻器R1也 形成于半导体芯片CP3中。在这一实施例中，出于这一原因，在半导体芯片CP3中的驱动电路4b生成的IGBT 驱动电压传输如下它通过半导体芯片CP3内部的电阻器R1从半导体芯片CP3的焊盘电极 PD3B输出；并且它通过接线BW1 (将焊盘电极PD3B和焊盘电极PD1G耦合在一起的接线BW1) 向半导体芯片CP1的用于栅极的焊盘电极PD1G输入。(也就是说，它向半导体芯片CP1中 的M0SFET 3的栅极电极输入。)换而言之，在这一实施例中，未向半导体器件SMld以外输 出从半导体芯片CP3的焊盘电极PD3B输出的IGBT驱动电压。取而代之，它通过封装PA中 的传导路径(也就是将焊盘电极PD3B和焊盘电极PD1耦合在一起的接线BW1)向半导体芯 片CP1的用于栅极的焊盘电极PD1G输入。这一实施例中的半导体器件SMld的配置的其它方面与第一实施例中的半导体器 件SM1的配置基本上相同，并且将省略其描述。发光器件1中的半导体器件SMld的耦合关 系和功能与第一实施例中的半导体器件SM1的耦合关系和功能相同，不同在于电阻元件R1 嵌入于半导体器件SMld中。在这一实施例中，无需在半导体器件SMld外部提供电阻器R1。因此，与其中电阻 器R1包括电路板PCB1的布线、放置于电路板PCB1之上的部件等的情况相比可以实施如 下可以减少电路板PCB1的面积并且可以进一步在尺寸(面积)上减小发光器件1。此外 也可以采取以下措施R0M(只读存储器)嵌入于半导体芯片CP3中，并且可以参照半导体 器件SMld的各模型调节半导体芯片CP3中提供的电阻器R1的电阻率。在这一实施例的以上描述中，已经考虑以下情况作为示例如下情况，其中不同于 第一实施例，半导体芯片CP3的焊盘电极PD3B和半导体芯片CP1的用于栅极的焊盘电极 PD1G直接联系并且仅通过(单个或者多个)接线BW电耦合在一起。上述方法不限于此并 且适用于上述第一至第四实施例和后文描述的第六至第十二实施例中的任何实施例。(第六实施例)图35是第六实施例中的半导体器件SMle的平面透明图。图35对应于图11并且 示出了对透视的封装PA内部进行图示的整体平面图。图36是图35中的半导体器件SMle 在进一步去除金属板MPL和接线BW时的平面透明图(透视)并且对应于图12。图37是图 36中的半导体器件SMle在进一步去除半导体芯片CP1、CP2、CP3时的平面透明图(透视) 并且对应于图13。尽管图37为平面图，但是在图37中，管芯焊盘DP1、DP2、DP3、引线布线LDA和引线LD加有斜影线，并且包括封装PA的材料(树脂材料)加有点影线以有助于形象 化。图38是半导体器件SMle的截面图(横向截面图)并且基本上对应于半导体器件SMle 在图36的线FF的位置截取的截面图。图39是半导体器件SMle的底视图(背侧后视图) 并且对应于图5。这一实施例中的半导体器件SMle的顶视图与图4中相同，并且这里将省 略它。图35至图39与图11至图13、图6和图5的比较揭示如下图35至图39中所示 实施例中的半导体器件SMle与第一实施例中的半导体器件SM1不同在于用于发射极的引 线LDE布置于封装PA的背表面的边SDA上；并且用于集电极的引线LDC布置于封装PA的 背表面的边SDB上。这一实施例中的半导体器件SMle在配置和功能的其它方面与第一实 施例中的半导体器件SM1基本上相同，并且将主要对该不同给出描述。在第一实施例中的半导体器件SM1中采取以下措施耦合到IGBT 2的集电极的引 线LDC布置于以下边SDA上，在该边上耦合到M0SFET 3的漏极的引线LDD布置于封装PA 的背表面中。耦合到IGBT 2的发射极的引线LDE沿着封装PA的背表面的边SDB布置，并 且除了用于发射极的引线LDE之外的引线LDC、LDD、LDS、LDB1至LDB6均未放置于这一边 SDB 上。同时在这一实施例中的半导体器件SMle中采取以下措施耦合到IGBT2的发射极 的引线LDE布置于以下边SDA上，在该边上耦合到M0SFET 3的漏极的引线LDD布置于封装 PA的背表面中。耦合到IGBT 2的集电极的引线LDC沿着封装PA的背表面的边SDB布置， 并且除了用于集电极的引线LDC之外引线LDE、LDD、LDS、LDB1至LDB6均未放置于这一边 SDB 上。半导体器件SMle的配置的其它方面与第一实施例中的半导体器件SM1的配置基 本上相同，并且将省略其描述。发光器件1中的半导体器件SMle的耦合关系和功能与第一 实施例中的半导体器件SMle的耦合关系和功能相同。用于IGBT 2的发射极的引线LDE具有耦合到它的地电势(参考电势、GND电势、 接地电势)。用于IGBT 2的集电极的引线LDC具有在氙管XC发光时由于向其施加的主电 容器CM的充电电压而产生的高电压。出于这一原因，在用于集电极的引线LDC与用于漏极 的引线LDD之间的电势差(绝对值)大于在用于发射极的引线LDE与用于漏极的引线LDD 之间的电势差(绝对值)。出于这一原因，可以与第一实施例中一样采取以下措施来减少在 布置于边SDA、SDB、SDC、SDD之中的相同边上的引线LD之间的电势差无用于集电极的引 线LDC放置于用于漏极的引线LDD布置于其上的边SDA上，并且用于发射极的引线LDE布 置于此；并且用于集电极的引线LDC布置于无引线LDE、LDD、LDS、LDB1至LDB6放置于其上 的边SDB上。因而有可能进一步提高击穿电压并且进一步提高半导体器件SMle的可靠性。这一实施例不仅适用于上文提到的第一实施例而且适用于上述第一至第五实施 例和后文描述的第七至第十二实施例中的任何实施例。(第七实施例)图40是第七实施例中的半导体器件SMlf的平面透明图。图40对应于图11并且 示出了对透视的封装PA内部进行图示的整体平面图。图41是图40的半导体器件SMlf 在 进一步去除金属板MPL、接线BW和半导体芯片CP1、CP2、CP3时的平面透明图(透视)并且 对应于图13。尽管图41为平面图，但是在图41中，管芯焊盘0 1、0 2、0 3、引线布线0)八和引线LD加有斜影线，并且包括封装PA的材料(树脂材料)加有点影线以有助于形象化。 图42和图43是半导体器件SMlf的截面图(横向截面图)。图42在与图8中基本上相同 的截面位置截取，并且图42基本上对应于半导体器件SMlf在图40的线C-C的位置截取的 截面图。图43基本上对应于在图40的线G-G的位置截取的截面图。这一实施例中的半导 体器件SMlf的顶视图和底视图分别与图4和图5相同，并且这里将省略它们。图40至图43与图11、图13和图6的比较揭示了这一施例中的半导体器件SMlf 与第一实施例中的半导体器件SMI不同在于关于沿着封装PA的背表面的边SDA布置的多 个引线LD的布置采取以下措施在用于集电极的引线LDC—旁放置均未与任何半导体芯片 CP1、CP2、CP3的焊盘电极或者背表面电极电耦合的无接触引线LDN。这一实施例中的半导 体器件SMlf在配置和功能的其它方面与第一实施例中的半导体器件SM1基本上相同，并且 将主要对该不同给出描述。在第一实施例中，关于沿着封装PA的背表面的边SDA布置的引线LD的布置采取 以下措施在用于集电极的多个布置引线LD —旁布置用于漏极的多个引线LDD。用于集电 极的引线LD和用于漏极的引线LDD彼此相邻布置。同时在这一实施例中的半导体器件SMlf中关于沿着封装PA的背表面的边SDA布 置的引线LD的布置采取以下措施在用于集电极的引线LDC —旁布置无接触引线LDN。将 给出更具体的描述。在这一实施例中的半导体器件SMlf中，一个引线LDC —体地耦合到管 芯焊盘DPI。与引线LDC相邻的两个引线LD均未耦合到管芯焊盘DPI，并且它们是均未电 耦合到任何半导体芯片CP1、CP2、CP3的电极的引线LDN(也就是无接触引线LDN)。由于无 接触引线LDN放置于用于集电极的引线LDC —旁，所以即使当用于集电极的引线LDC和用 于漏极的引线LDD两者都沿着封装PA的背表面的边SDA布置时仍然发生以下操作无接触 引线LDN放置于用于集电极的引线LDC与用于漏极的引线LDD之间。由于无接触引线LDN 放置于用于集电极的引线LDC与用于漏极的引线LDD之间，所以可以增加在用于集电极的 引线LDC与用于漏极的引线LDD之间的距离(间距)。因此有可能提高在用于集电极的引 线LDC与用于漏极的引线LDD之间的击穿电压。出于这一原因，即使在氙管XC发光时向用 于集电极的引线LDC施加高电压时仍然有可能充分保证在用于集电极的引线LDC与用于漏 极的引线LDD之间的击穿电压。因此，可以进一步提高半导体器件SMlf的可靠性。在引线LDC、LDE、LDD、LDS、LDB1至LDB6之中向用于集电极的引线LDC施加最高 电压。出于这一原因，可以在其它引线LDE、LDD、LDS、LDB1至LDB6中的任何引线放置于封 装PA的用于集电极的引线LDC放置于其上的边上(这一边在图40和图41中的示例中为边 SDA)时采取以下措施应用这一实施例并且无接触引线LDN放置于用于集电极的引线LDC 与布置于相同边上的其它引线(引线LDE、LDD、LDS、LDB1至LDB6中的任何引线)之间。这 产生提高引线LD之间击穿电压的重要影响。如关于第一实施例所述，希望在用于集电极的引线LDC放置于其上的边(在这一 示例中为边SDA)上未放置引线LDB1至LDB6。根据这一观点，可以在用于集电极的引线LDC 一旁放置的引线是引线LDE、LDD、LDS中的任何引线。出于这一原因，可以在引线LDE、LDD、 LDS中的任何引线放置于封装PA的用于集电极的引线LDC放置于其上的边(这一边在图 40和图41中的示例中为边SDA)上时采取以下措施应用这一实施例，并且无接触引线LDN 放置于用于集电极的引线LDC与布置于相同边上的另一引线(任何引线LDE、LDD、LDS之间)。这产生防止半导体芯片CP3的故障并且提高引线LD之间击穿电压的重要效果。这一实施例不仅适用于上文提到的第一实施例而且适用于上述第一至第六实施 例和后文描述的第八至第十二实施例中的任一实施例。(第八实施例)参照这一实施例，将给出对第一至第七实施例中所用半导体器件芯片CP2的配置 的示例的描述。 在第一和第三至第七实施例中，半导体芯片CP2是竖直M0SFET形成于其中的半导 体芯片。这里引用的竖直M0SFET对应于其中源极-漏极电流在半导体衬底的厚度方向(与 半导体衬底的主表面基本上垂直的方向)上流动的M0SFET。竖直M0SFET形成于其中的半 导体芯片用于第一和第三至第七实施例中的半导体芯片CP2。这是为了从半导体芯片CP2 的背表面电极BE2提取M0SFET 3的漏极并且容易将它耦合到管芯焊盘DP2。同时在第二实施例中，半导体芯片CP2是水平M0SFET形成于其中的半导体芯片。 这里引用的水平M0SFET对应于其中源极-漏极电流在半导体衬底的横向方向(与半导体 衬底的主表面基本上平行的方向)上流动的M0SFET。水平M0SFET形成于其中的半导体芯 片用于第二实施例中的半导体芯片CP2。这是为了从半导体芯片CP2的焊盘电极PD2D提取 M0SFET 3的漏极并且容易将它耦合到引线LDD。将参照图44给出对第一和第三至第七实施例中的半导体芯片CP2的配置示例的 描述。图44是第一和第三至第七实施例中的半导体芯片CP2的主要部分截面图。M0SFET 3形成于包括半导体芯片CP2的半导体衬底(下文简称为衬底)21的主表 面中。如图44中所示，衬底21包括衬底体(半导体衬底、半导体晶片)21a，例如包括掺 杂有砷(As)的n+型单晶硅等；以及外延层(半导体层)21b，例如包括n_型单晶硅，形成于 衬底体21a的主表面之上。出于这一原因，衬底21是所谓外延晶片。在外延层21b的主表 面中形成有例如包括氧化硅等的场绝缘膜(元件隔离区)22。在由这一场绝缘膜22和定位 于下面的P型阱PWL1环绕的有源区中形成有包括M0SFET3的多个单位晶体管单元，并且通 过将这些单位晶体管单元并联耦合来形成M0SFET3。各单位晶体管单元例如由具有沟槽栅 极结构的n沟道功率M0S形成。衬底体21a和外延层21b作为各单位晶体管单元的漏极区来工作。在衬底21 (半 导体芯片CP2)的背表面之上形成有用于漏极电极的背表面电极BE 2。例如通过在衬底21 的背表面之上依次堆叠钛(Ti)层、镍(Ni)层和金(Au)层来形成这一背表面电极BE2。形成于外延层21b中的p型半导体区23作为用于各单位晶体管单元的沟道形成 区来工作。形成于p型半导体区23的上部中的n+型半导体区24作为各单位晶体管单元 的源极区来工作。因此，半导体区24是用于源极的半导体区。在衬底21中形成有在衬底21的厚度方向上从它的主表面延伸的沟槽25。形成各 沟槽25使得它从n+型半导体区24的上表面穿透n+型半导体区24和p型半导体区23并 且终止于定位于下面的外延层21b中。在各沟槽25的底表面和横向表面之上形成有例如 包括氧化硅的栅极氧化物膜26。在各沟槽25中，栅极电极27掩埋有介于中间的栅极氧化 物膜26。栅极电极27例如包括添加有n型杂质(例如磷)的多晶硅膜。栅极电极27作为 单位晶体管单元的栅极电极来工作。也在场绝缘膜22之上在与栅极电极27相同的层中形成有包括传导膜的用于提取栅极的布线部分27a。栅极电极27和用于提取栅极的布线部分 27a —体地形成并且相互电耦合。在图44中的截面图中未描绘的区域中，栅极电极27和用 于提取栅极的布线部分27a相互一体地耦合。用于提取栅极的布线部分27a通过形成于覆 盖它的绝缘膜28中的接触孔29a来与栅极布线30G电耦合。同时，源极布线30S通过形成于绝缘膜28中的接触孔29b来与用于源极的n+型半 导体区24电耦合。源极布线30S电耦合到p型半导体区23的上部中的邻接n+型半导体 区24之间形成的p+型半导体区31。它然后与用于贯穿其中形成沟道的p型半导体区23 电耦合。可以通过以下操作来形成栅极布线30G和源极布线30S 在接触孔29a、29b形成 于其中的绝缘膜28之上形成金属膜如铝膜(或者铝合金膜)，从而接触孔29a、29b由其填 充；并且将这一金属膜(铝膜或者铝合金膜)图案化。出于这一原因，栅极布线30G和源极 布线30S包括铝膜、铝合金膜等。栅极布线30G和源极布线30S覆盖有包括聚酰亚胺树脂等的保护膜(绝缘膜)32。 这一保护膜32是半导体芯片CP2的最上层中的膜(绝缘膜)。在保护膜32的部分中形成有如下开口 33，该开口 33暴露定位于其下的栅极布线 30G和源极布线30S的部分。栅极布线30G从这一开口 33暴露的部分是上文提到的用于栅 极的焊盘电极PD2G，并且源极布线30S从开口 33暴露的部分是上文提到的用于源极的焊盘 电极PD2S1、PD2S2。如上文提到的那样，用于源极的焊盘电极PD2S1、PD2S2通过最上层中 的保护膜32相互分离，但是它们通过源极布线30S相互电耦合。在焊盘电极PD2G、PD2S1、PD2S2的表面(也就是栅极布线30G和源极布线30S在 开口 33的底部暴露的部分)之上，有时可以通过镀制等来形成金属层34。金属层34由于 形成于栅极布线30G和源极布线30S之上的金属层34a和形成于其之上的金属层34b的层 积膜形成。定位于下面的金属层34a例如包括镍(Ni)并且主要具有抑制或者防止定位于 其下的栅极布线30G和源极布线30S中的铝氧化的功能。定位于其之上的金属层34b例如 包括金(Au)并且主要具有抑制或者防止定位于其下的金属层34a中的镍氧化的功能。在这样配置的半导体芯片CP2中，M0SFET 3的各单位晶体管的操作电流如下文所 述在用于漏极的外延层21b与用于源极的n+型半导体区24之间流动它在衬底21的厚度 方向上沿着各栅极电极27的横向表面(也就是各沟槽25的横向表面)流动。也就是说， 沿着半导体芯片CP2的厚度方向形成沟道。在第一和第三至第七实施例中，如上文提到的那样，半导体芯片CP2是竖直 M0SFET形成于其中的半导体芯片。在参照图44给出的描述中，已经考虑如下情况作为示 例，其中半导体芯片CP2是具有沟槽栅极结构的竖直M0SFET形成于其中的半导体芯片。作 为另一实施例，半导体芯片CP2可以是具有平面结构的竖直M0SFET形成于其中的半导体芯 片。将参照图45给出对第二实施例中的半导体芯片CP2的配置示例的描述。图45是第二实施例中的半导体芯片CP2的主要部分截面图。M0SFET 3形成于包括半导体芯片CP2的半导体衬底(下文简称为衬底)41的主 表面之上。如图45中所示，衬底41包括具体电阻率例如为1至10欧姆厘米的p型单晶硅 等。在衬底41的主表面之上形成有通过STI (浅沟槽隔离)等获得的元件隔离区(元件隔 离绝缘膜)42。
在衬底41中形成有从它的主表面延伸至预定深度的p型阱43。在p型阱43的 主表面之上形成有栅极电极45，该栅极电极包括栅极氧化物膜44介于中间的M0SFET 3的 栅极电极。在各栅极电极45的侧壁之上形成有包括绝缘体的侧壁(侧壁绝缘膜)46。在p 型阱43在各栅极电极45的两侧上的区域中形成有作为M0SFET 3的源极漏极区来工作的 n+型半导体区47。在n+型半导体区47和栅极电极45的表面部分中，金属硅化物层48由自对准硅 化物(salicide)等形成。在这一衬底41之上形成有绝缘膜(层间绝缘膜)51使得栅极电极45和侧壁46由 其覆盖。接触孔(通孔)52形成于绝缘膜51中，并且接触孔52由塞53填充。各塞53的 底部部分与各n+型半导体区47 (之上的金属硅化物层48)、各栅极电极45 (之上的金属硅 化物层48)等接触并且电耦合到它们。绝缘膜(层间绝缘膜)54形成于塞53嵌入于其中的绝缘膜51之上，并且通过单 大马士革形成的布线(第一层布线)M1嵌入于这一绝缘膜54中。在布线Ml嵌入于其中的 绝缘膜54之上，从底部依次形成绝缘膜(层间绝缘膜)55、56 ；并且通过双大马士革形成的 布线(第二层布线)M2嵌入于绝缘膜56、55中。在布线M2嵌入于其中的绝缘膜56之上， 从底部依次形成绝缘膜(层间绝缘膜)57、58 ；并且通过双大马士革形成的布线(第三层布 线M3)嵌入于绝缘膜58、57中。在布线M3嵌入于其中的绝缘膜58之上形成绝缘膜(层间 绝缘膜)59，并且作为最上层布线的铝布线60形成于这一绝缘膜59之上。保护膜(最上层 保护膜、绝缘膜)61形成于绝缘膜59之上，从而它覆盖铝布线60。包括栅极电极45、n+型 半导体区47、栅极氧化物膜44等的多个单位晶体管(在这一示例中为水平M0SFET)形成于 衬底41中。它们由布线M1、M2、M3和铝布线60并联耦合以形成M0SFET 3。在保护膜61的部分中形成有如下开口 62，这些开口暴露铝布线60定位于其下的 部分。铝布线60从这些开口 62暴露的部分为上文提到的焊盘电极PD2S1、PD2S2、PD2G、 PD2D。将给出更具体的描述。从开口 62暴露通过塞53和布线Ml、M2、M3电耦合到用于源 极的n+型半导体区47的铝布线60，并且由此形成用于源极的焊盘电极PD2S1、PD2S2。从 开口 62暴露通过塞53和布线M1、M2、M3电耦合到n+型半导体区47的铝布线60，并且由 此形成用于漏极的焊盘电极PD2D。从开口 62暴露通过塞53和布线M1、M2、M3电耦合到栅 极电极45的铝布线60，并且由此形成用于栅极的焊盘电极PD2G。在焊盘电极PD2S1、PD2S2、PD2G、PD2D的表面之上(也就是在各开口 62的底部暴 露的铝布线63之上)通过镀制等形成金属层63。金属层63由定位于下面的金属层63a和 形成于金属层63a之上的金属层63b的层积膜形成。定位于下面的金属层63a例如包括镍 (Ni)，并且定位于上方的金属层63b例如包括金(Au)。在这样配置的半导体芯片CP2中，沿着各栅极电极45以下的衬底41的主表面形 成M0SFET 3的各单位晶体管的沟道区。因而，操作电流(源极-漏极电流)在由这一沟道 区介于中间而彼此相对的n+型半导体区47之间(在源极与漏极之间)流动。水平M0SFET 形成于其中的半导体芯片用于半导体芯片CP2。这使得有可能实施如下而不在半导体芯片 CP2的背表面中提供电极(背表面电极)在半导体芯片CP的前表面中提供M0SFET 3的用 于源极的焊盘电极PD2S1、PD2S2、用于栅极的焊盘电极PD2G和用于漏极的焊盘电极PD2D。 在第二实施例中，如上文提到的那样，半导体芯片CP2是水平M0SFET形成于其中的半导体-H-- I I心片。(第九实施例)参照这一实施例，将给出对用于第一实施例中的半导体器件SM1的制造方法的示 例。图46至图51是半导体器件SM1在制造工艺中的截面图并且图示了与图6对应的 截面。为了制造半导体器件SM1，先制备如下引线框架，该框架一体地包括为了形成半导 体器件SM1而需要的管芯焊盘DPI至DP3、引线LD和引线布线LDA。图46是引线框架的截 面图。管芯焊盘DPI至DP3、引线LD和引线布线LDA —体地耦合到引线框架的框架(未示 出)等并且由此保持。虽然在图46中的截面图中未示出，管芯焊盘DPI通过与管芯焊盘 DPI 一体形成的引线LDC耦合到引线框架的框架；管芯焊盘DP2通过与管芯焊盘DP2 —体 形成的引线LDD耦合到引线框架的框架；并且管芯焊盘DP3通过与管芯焊盘DP3 —体形成 的引线LDC1耦合到引线框架的框架。可以通过以下操作来制备各半导体芯片CP1、CP2、CP3中的各半导体芯片在半导 体晶片(半导体衬底)中形成所需半导体元件等，然后通过划片等或者任何其它类似方法 将半导体晶片切割成各分离半导体芯片。分别使用不同半导体晶片来制作半导体芯片CP1、 CP2、CP3。在制备引线框架和半导体芯片CP1、CP2、CP3之后，半导体芯片CP1、CP2、CP3分别 管芯键合到引线框架的管芯焊盘DP1、DP2、DP3。因而如图47中所示，半导体芯片CP1通过 粘合剂层13A键合到管芯焊盘DPI，并且半导体芯片CP2通过粘合剂层13D键合到管芯焊盘 DP2。虽然在图47中的截面图中未示出，但是半导体芯片CP3通过粘合剂层13E键合到管 芯焊盘DP3。随后，金属板MPL放置于半导体芯片CP1之上，并且引线布线LDA接合到它。因而 如图48中所示，金属板MPL的第一部分MPLA通过粘合剂层13B接合到半导体芯片CP1的 用于发射极的焊盘电极PD1E ；并且金属板MPL的第二部分MPLB通过粘合剂层13C接合到 引线布线LDA。随后进行接线键合步骤(用于键合接线BW的步骤)。半导体芯片CP1、CP2、CP3 的焊盘电极PD1G、PD2S1、PD3和将要电耦合到它们的相应引线LD由此通过接线BW耦合在 一起。另外，半导体芯片CP2的焊盘电极PD1G、PD2S1、PD2S2和将要电耦合到它们的半导体 芯片CP3的相应焊盘电极PD3通过接线BW耦合在一起。图49是在接线键合步骤之后获得 的截面图。随后进行模制步骤(树脂密封步骤，例如传送模制步骤)。半导体芯片CP1、CP2、 CP3、引线LD、引线布线LDA、管芯焊盘DP1、DP2、DP3、金属板MPL和接线BW由此由包括封装 PA的树脂密封。图50是在模制步骤之后获得的截面图。在这一模制步骤之后，镀制层(焊 料镀制层)可以形成于从封装PA暴露的引线框架的各引线LD的表面之上。随后切割和去除从封装PA突出的引线框架(引线LD)。图51是在这一切割步骤 之后获得的截面图。可以如上文提到的那样制造半导体器件SM1。在这一实施例的以上描述中，已经将其中制造第一实施例中的半导体器件SM1的 情况作为示例。然而，也可以用基本上相同方式制造第二至第七实施例中的半导体器件
39SMla 至 SMlf。(第十实施例)图52至图55是第十实施例中的半导体器件SMlg的截面图并且分别在与图6至 图9中基本上相同的截面位置截取。图56是半导体器件SMlg与图11对应的平面透明图 并且示出了对透视的封装PA内部进行图示的整体平面图。图57是图56中的半导体器件 SMlg在进一步去除金属板MPL、接线BW和半导体芯片CP1、CP2、CP3时的平面透明图(透 视)并且对应于图13。尽管图57为平面图，但是在图57中，管芯焊盘DP1、DP2、DP3、引线 布线LDA和引线LD加有斜影线，并且包括封装PA的材料(树脂材料)加有点影线以有助于 形象化。在图57中，与管芯焊盘DPI、DP2、DP3的下表面对应的区域由虚线表示。如图58 中所示，定位于由这些虚线环绕的平面区域中的管芯焊盘DP1、DP2、DP3的下表面在封装PA 的背表面中暴露、图58是半导体器件SMlg的底视图(背侧后视图)并且对应于图5。这一 实施例中的半导体器件SMlg的顶视图与图4相同，并且这里将省略它。在第一至第七实施例中的半导体器件SM1至SMlf中，管芯焊盘DPI、DP2、DP3、DP4、 DP5、DP8完全密封于封装PA中，并且甚至在封装PA的背表面中也未暴露它们。在第一至第 七实施例中的半导体器件SM1至SMlf中，出于这一原因，从封装PA暴露引线LD、但是未暴 露各管芯焊盘DPI至DP6。尤其是在作为各半导体器件SM1至SMlf的装配表面的封装PA 背表面中未暴露各管芯焊盘DPI至DP6的下表面。(各管芯焊盘的下表面为它在半导体芯 片CP1至CP3放置所在的侧相反的侧上的表面。)如上文提到的那样，半导体芯片CP1的背 表面电极BE1 (也就就是IGBT 2的集电极电极)电耦合到管芯焊盘DP1、DP4、DP6。因此，结 合氙管XC的发光(放电)向管芯焊盘DP1、DP4、DP6施加高电压(用于集电极的引线LDC 的施加电压)，并且传递大电流。在第一至第七实施例中的半导体器件SM1至SMlf中，未从 封装PA暴露各管芯焊盘DPI至DP6。因此，即使结合氙管XC的发光向管芯焊盘DPI、DP4、 DP6施加高电压，并且传递大电流，仍然有可能防止它对其它管芯焊盘DP2、DP3、DP5和引线 LD具有影响。出于这一原因，在第一至第七实施例中的半导体器件SM1至SMlf中，可以通 过在封装PA的背表面中不暴露管芯焊盘DPI至DP6实施如下有可能进一步提高引线LD 的击穿电压并且进一步增强半导体器件的可靠性。同时在图52至图58中所示这一实施例中的半导体器件SMlg中，在封装PA的背 表面中暴露各管芯焊盘DP1、DP2、DP3的下表面。(各管芯焊盘的下表面是它在半导体芯片 CP1至CP3放置所在的侧相反的侧上的表面。)在这一实施例中，无需用包括封装PA的树 脂覆盖管芯焊盘DP1、DP2、DP3的下表面；因此，有可能减少封装PA的厚度并且因此减少了 半导体器件SMlg的厚度。出于这一原因，可以按照情况采取以下措施当优先考虑提高半导体器件的击穿 电压时，如第一至第七实施例中那样在封装PA的背表面中未暴露各管芯焊盘DPI至DP6 ； 并且当优先考虑减少半导体器件的厚度时，如第一实施例中那样在封装PA的背表面中暴 露管芯焊盘DPI至DP6。然而尽管在这一实施例中在封装PA的背表面中暴露管芯焊盘DPI至DP3的下表 面，但是如从图52至图58所见采取以下措施以最小化它对击穿电压的影响使封装PA的 背表面中暴露的各管芯焊盘DPI至DP3的下表面的尺度(面积)小于半导体芯片CP1至 CP3放置于其之上的各管芯焊盘DPI至DP3的上表面的尺度(面积)。
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将给出更具体的描述。在这一实施例中，关于封装PA的背表面中暴露的管芯焊盘 DPI的下表面采取以下措施使它在面积上小于半导体芯片CP1放置于其之上的管芯焊盘 DPI的上表面，并且在平面中在管芯焊盘DPI的上表面中环绕它。关于封装PA的背表面中 暴露的管芯焊盘DP2的下表面采取以下措施使它在面积上小于半导体芯片CP2放置于其 之上的管芯焊盘DP2的上表面，并且在平面中在管芯焊盘DP2的上表面中环绕它。关于封 装PA的背表面中暴露的管芯焊盘DP3的下表面采取以下措施使它在面积上小于半导体芯 片CP3放置于其之上的管芯焊盘DP3的上表面，并且在平面中在管芯焊盘DP3的上表面中 环绕它。具体而言，在制作管芯焊盘DP1、DP2、DP3(制作引线框架)时从下表面侧半蚀刻它 们。因而，各管芯焊盘DPI至DP3的外围部分比它的中心部分更薄。各管芯焊盘DPI至DP3 的下表面在它的更厚中心部分从封装PA暴露，并且它的更薄外围部分由包括封装PA的树 月旨覆盖。也如从图58所见，这使得有可能增加管芯焊盘DPI至DP3从封装PA的背表面暴 露的相应部分之间的间距。另外，有可能增加各管芯焊盘DPI至DP3从封装PA的背表面暴 露的部分与各引线LD从封装PA的背表面暴露的部分之间的间距。因而，有可能抑制管芯 焊盘DPI至DP3在封装PA的背表面中的暴露对击穿电压的影响。另外，即使从封装PA的 背表面暴露管芯焊盘DPI至DP3，也可以防止管芯焊盘DPI至DP3从封装PA脱落，并且可以 提高半导体器件的强度。在这一实施例中的半导体器件SMlg中，在封装PA中未弯曲任何引线LD。在制作 各引线LD (制作引线框架)时从下表面侧半蚀刻它。因而，引线在它们与管芯焊盘DPI至 DP3更近的部分中比与其距离其更远的部分(在封装PA的背表面的外围部分的边上的部 分)中更薄。各引线LD的下表面在它的更厚部分处暴露在封装PA的背表面中，并且它的 更薄部分由包括封装PA的树脂覆盖。半导体器件SMlg的配置的其它方面与第一实施例中的半导体器件SM1的配置基 本上相同，并且将省略其描述。发光器件1中的半导体器件SMlg的耦合关系和功能与第一 实施例中的半导体器件SM1的耦合关系和功能相同。这一实施例等效于对第一实施例的如下修改，其中在封装PA的背表面中暴露管 芯焊盘DP1、DP2、DP3的下表面。与这一实施例类似，可以在第二至第七实施例中的封装PA 的背表面中暴露各管芯焊盘DPI、DP2、DP3、DP4、DP5、DP6的下表面。由此可以如这一实施 例中那样减少半导体器件的厚度。出于这一原因，可以按照情况采取以下措施当优先考虑 提高半导体器件的击穿电压时，如第一至第七实施例中那样在封装PA的背表面中未暴露 各管芯焊盘DPI至DP6 ；并且当优先考虑减少半导体器件的厚度时，如关于这一实施例所述 在封装PA的背表面中暴露管芯焊盘DPI至DP6。可以通过与针对关于第九实施例描述的半导体器件SM1基本上相同的制造工艺 来制造这一实施例中的半导体器件SMlg。(第^^一实施例)图59至图63是第十一实施例中的半导体器件SMlh的截面图并且分别在与图6至 图10中基本上相同的截面位置截取。图64是半导体器件SMlh与图11对应的平面透明图 并且示出了对透视的封装PA内部进行图示的整体平面图。半导体器件SMlh在图64的线 A-A的位置截取的截面图基本上对应于图59 ；半导体器件SMlh在图64的线B-B的位置截取的截面图基本上对应于图60 ；半导体器件SMlh在图64的线C1-C1的位置截取的截面图 基本上对应于图61 ；半导体器件SMlh在图64的线D1-D1的位置截取的截面图基本上对应 于图62 ；以及半导体器件SMlh在图64的线E-E的位置截取的截面图基本上对应于图63。 图65是图64中的半导体器件SMlh在进一步去除金属板MPL、接线BW和半导体芯片CP1、 CP2、CP3时的平面透明图(透视)并且对应于图13。尽管图65为平面图，但是在图65中， 管芯焊盘DP1、DP、2DP3、引线布线LDA和引线LD加有斜影线，并且包括封装PA的材料(树 脂材料)加有点影线以有助于形象化。图66为半导体器件SMlh的底视图(背侧后视图) 并且对应于图5。这一实施例中的半导体器件SMlh的顶视图与图4相同，并且这里将省略 它。如从图64和图65与图11和图13的比较中所见，图59至图66中所示这一实施 例中的半导体器件SMlh没有与引线LDm等效的引线。(换而言之，与引线LDm等效的引 线是一体地耦合到管芯焊盘DP3的无接触引线。)因此在这一实施例中，管芯焊盘DP3未 耦合到任何引线LD并且被隔离。由于与引线UM1等效的引线未存在于这一实施例中，所 以如从图65与图13的比较中所见采取以下措施引线LDB4放置于图13中的引线LDW的 位置；引线LDB5放置于图13中的引线LDB4的位置；引线LDB6放置于图13中的引线LDB5 的位置；引线LDG放置于图13中的引线LDB6的位置；并且无接触引线LDN放置于图13中 的引线LDG的位置。在这一实施例中，引线LD (引线UM1)未耦合到管芯焊盘DP3，并且管芯焊盘DP3 没有类似于悬空引线的引线。因而可以减少半导体器件SMlh的平面尺度。在这一实施例中，在封装PA的背表面中暴露管芯焊盘DPI至DP3的下表面。由于 无需用包括封装PA的树脂覆盖各管芯焊盘DPI、DP2、DP3的下表面，所以有可能减少封装 PA的厚度并且因此减少了半导体器件SMlh的厚度。通过后文描述的电镀来制造这一实施例中的半导体器件SMlh。因此也如图59至 图63中的截面图所示，引线LD、引线接线LDA和管芯焊盘DP1、DP2、DP3基本上平坦并且整 体地具有基本上相同的厚度。也如图66中的底视图中所示，出于这一原因，在封装PA的背 表面中暴露各引线LD和管芯焊盘DP1、DP2、DP3的整个下表面。这一实施例中的半导体器 件SMlh在配置和功能的其它方面与第一实施例中的半导体器件SM1基本上相同。在这一实施例中的半导体器件SMlh中，管芯焊盘DP3没有类似于悬空引线的任何 引线(与引线LDm等效的引线)。因此难以使用引线框架来制造半导体器件SMlh，但是可 以通过下文描述的电镀来制造它(图67至图74)。由于通过电镀来制造半导体器件SMlh， 所以在封装PA的背表面中暴露各管芯焊盘DP1、DP2、DP3的下表面。图67至图74是这一实施例中的半导体器件SMlh在制造工艺中的截面图并且图 示了与图59对应的截面。为了制造半导体器件SMlh，先如图67中所示制备金属板71，比如铜板。随后如图 68中所示，通过镀制在金属板71的上表面之上形成用于半导体器件SMlh的管芯焊盘DPI、 DP2、DP3、引线LD和引线布线LDA。将给出更具体的描述。在将要形成管芯焊盘DP1、DP2、DP3、引线LD和引线布线LDA 的区域中具有开口的掩模图案形成于金属板71的上表面之上。镀制层(优选为电解电镀 层)形成于未由这一掩模图案覆盖的区域中。随后去除这一掩模图案。因此，包括管芯焊
42盘DPI、DP2、DP3、引线LD和引线布线LDA的镀制层图案可以形成于金属板71的上表面之 上。可以例如通过从底部依次堆叠金(Au)层、镍(Ni)层和银(Ag)层来形成这一镀制层。管芯焊盘DP1、DP2、DP3、引线LD和引线布线LDA形成于金属板71之上并且保持于 此；因此如上文提到的那样无需向管芯焊盘DP3提供类似于悬空引线的引线(与引线UM1 等效的引线)。由于图68是与图59对应的截面图，所以在图68中的截面图中未示出管芯 焊盘DP3。随后，半导体芯片CP1、CP2、CP3分别管芯键合到金属板71之上的管芯焊盘DPI、 DP2、DP3。因而如图69中所示，半导体芯片CP1通过粘合剂层13A键合到管芯焊盘DPI ；并 且半导体芯片CP2通过粘合剂层13D键合到管芯焊盘DP2。尽管在图69中的截面图中未示 出，但是半导体芯片CP3通过粘合剂层13E键合到管芯焊盘DP3。随后，金属板MPL放置于半导体芯片CP1和引线布线LDA之上并且接合到半导体 芯片CP1和引线布线LDA。因而如图70中所示，金属板MPL的第一部分MPLA通过粘合剂 层13B接合到半导体芯片CP1的用于发射极的焊盘电极PD1E ；并且金属板MPL的第二部分 MPLB通过粘合剂层13C接合到引线布线LDA。随后进行接线键合步骤(用于键合接线BW的步骤)。半导体芯片CP1、CP2、CP3 的焊盘电极PD1G、PD2S1、PD3和将要电耦合到它们的相应引线LD由此通过接线BW耦合在 一起。另外，半导体芯片CP2的焊盘电极PD1G、PD2S1、PD2S2和半导体芯片CP3的将要电耦 合到它们的相应焊盘电极PD3通过接线BW耦合在一起。图71是在接线键合步骤之后获得 的截面图。随后进行模制步骤(树脂密封步骤)。半导体芯片CP1、CP2、CP3、引线LD、引线布 线LDA、管芯焊盘0 1、0 2、0 3、金属板10^和接线BW由此由包括封装PA的树脂密封。图 72是在模制步骤之后获得的截面图。这样形成由密封树脂形成的封装PA以便在金属板71 的上表面之上覆盖半导体芯片CP1、CP2、CP3、引线LD、引线布线LDA、管芯焊盘DPI、DP2、 DP3、金属板MPL和接线BW。从封装PA暴露金属板71。随后将封装PA与金属板71 —起划片(切割)。这时，将封装PA与金属板71—起 切割使得由于切割而获得的各件对应于一个半导体器件SMlh。图73是通过划片(切割) 获得的截面图。在这一阶段，金属板71仍然保持于封装PA的背表面之上。随后，通过蚀刻等去除金属板71。因而如图74中所示，从封装PA的背表面去除金 属板71，并且获得半导体器件SMlh。这样蚀刻金属板71从而去除金属板71，但是保留管芯 焊盘0 1、0 2、0 3、引线LD和引线布线LDA。图75是通过关于这一实施例描述的电铸来制造第六实施例中的半导体器件SMle 而获得的半导体器件SMlhl的平面透明图，并且图76是其底视图(背侧后视图)。这些图 分别对应于图35和图39。图77是通过关于这一实施例描述的电铸来制造第七实施例中的 半导体器件SMlf而获得的半导体器件SMlh2的平面透明图，并且图78是其底视图(背侧 后视图)。这些附图分别对应于图40和图5。图75和图76与图35和图39的比较以及图77和图78与图40和图5的比较揭示 如下如半导体器件SMlh那样，也在半导体器件SMlhl、SMlh2中未提供与引线UM1等效的 引线(也就是说，一体地耦合到管芯焊盘DP3的无接触引线)。因此，如半导体器件SMlh那 样，也在半导体器件SMlhl、SMlh2中，管芯焊盘DP3未耦合到任何引线LD并且被隔离。出于这一原因，如半导体器件SMlh中那样也在半导体器件SMlhl、SMlh2中采取以下措施引 线LDB4放置于图35和图40中的引线LDW的位置；引线LDB5放置于图35和图40中的引 线LDB4的位置；引线LDB6放置于图35和图40中的引线LDB5的位置；引线LDG放置于图 35和图40中的引线LDB6的位置；并且无接触引线LDN放置于图35和图40中的引线LDG 的位置。也在半导体器件SMlhl、SMlh2中，无引线(引线UM1)耦合到管芯焊盘DP3，并且 管芯焊盘DP3没有类似于悬空引线的任何引线。因而可以减少半导体器件SMlhl、SMlh2的 平面尺度。与半导体器件SMlh类似，也通过电铸来制造半导体器件SMlhl、SMlh2。因此如图 76和图78中所示，在封装PA的背表面中暴露管芯焊盘DP1、DP2、DP3的下表面。引线LD、 弓丨线布线LDA和管芯焊盘DPI、DP2、DP3基本上平坦并且整体上具有基本上相同的厚度。由 于无需用包括封装PA的树脂覆盖管芯焊盘DP1、DP2、DP3的下表面，有可能减少封装PA的 厚度并且因此减少半导体器件SMlhl、SMlh2的厚度。也可以通过关于这一实施例描述的电铸来制造第二至第五实施例中的半导体器 件SMla、SMlb、SMlc、SMld。然而在这一情况下，在封装PA的背表面中暴露各管芯焊盘DPI、 DP2、DP3、DP4、DP5、DP6的下表面；并且引线LD、引线布线LDA和管芯焊盘DPI、DP2、DP3、 DP4、DP5、DP6基本上平坦并且整体上具有基本上相同的厚度。在这一情况下，无需用包括 封装PA的树脂覆盖各管芯焊盘DP1、DP2、DP3、DP4、DP5、DP6的下表面；因此，有可能减少封 装PA的厚度并且因此减少半导体器件的厚度。同时，在第一至第七实施例中的半导体器件SMI、SMla、SMlb、SMlc、SMld、SMle、 SMlf中避免各管芯焊盘DPI、DP2、DP3、DP4、DP5、DP6在封装PA的背表面中的暴露。在这 一情况下，有可能进一步提高引线LD的击穿电压并且进一步提高半导体器件的可靠性。(第十二实施例)关于这一实施例，将给出对第一至第十一实施例中所用半导体芯片CP1的配置示 例的描述。如上文提到的那样，半导体芯片CP1是包括IGBT 2的IGBT元件形成于其中的半 导体芯片。图79是半导体芯片CP1的主要部分截面图。IGBT 2形成于包括半导体芯片CP1的半导体衬底81中。半导体衬底81包括轻度 掺杂有n型杂质(例如磷(P))等的单晶硅。在这一半导体衬底81的主表面之上形成有例 如包括氧化硅等的场绝缘膜(元件隔离区)82。在由这一场绝缘膜82限定的有源区中形成 有包括IGBT 2的多个单位IGBT单元。通过并联耦合这些单位IGBT单元来形成IGBT 2。在半导体衬底81的上部(表面部分)中形成有p型半导体区83和n+型半导体区 84。n+型半导体区84浅地形成于p型半导体区83的上部中。p型半导体区83作为IGBT 的沟道区来工作，并且n+型半导体区84作为IGBT的发射极区来工作。此外在半导体衬底81中还形成有在半导体衬底81的厚度方向上从区主表面延伸 的沟槽85。形成各沟槽85使得它从n+型半导体区84的上表面穿透n+型半导体区84和p 型半导体区83并且终止于定位于其下的半导体衬底81中。在各沟槽85的底表面和横向 表面之上形成有例如包括氧化硅的绝缘膜86。这一绝缘膜86作为IGBT的栅极氧化物膜来 工作。在各沟槽85中，栅极电极87由介于中间的绝缘膜86掩埋。这一栅极电极87作为 IGBT的栅极电极来工作。栅极电极87包括例如添加有n型杂质(例如磷)的多晶硅膜。
也在场绝缘膜82的部分之上在与栅极电极87所在相同的层中形成有包括传导膜 的用于提取栅极的布线部分87a。栅极电极87和用于提取栅极的布线部分87a —体地形成 并且相互电耦合。在半导体衬底81的主表面之上形成绝缘膜88使得它覆盖栅极电极87 和用于提取栅极的布线部分87a。用于提取栅极的布线部分87a通过形成于覆盖它的绝缘 膜88中的接触沟槽(接触孔)89a来与接线90G电耦合。布线90G作为栅极布线来工作通 过布线部分87a提取栅极电耦合到栅极电极87。穿透绝缘膜88和n+型半导体区84并且其底部终止于p型半导体区83中的接触 沟槽89形成于邻接栅极电极87之间。在各接触沟槽89的底部形成有覆盖它的p+型半导 体区91。这一 p+型半导体区91用于使接触沟槽89中填充的布线90在各接触沟槽89的 底部与P型半导体区83有欧姆接触。布线90E形成于绝缘膜88之上，从而它填充接触沟 槽89。布线90E作为发射极电极(发射极布线)来工作并且电耦合到n+型半导体区84 (发 射极区)。布线90E通过接触沟槽89电耦合到用于发射极的n+型半导体区84。布线90E 通过接触沟槽89电耦合到用于沟道形成的p型半导体区83。例如可以通过以下操作来形成布线90G和布线90E 在绝缘膜88之上形成薄的阻 挡导体膜(例如钨化钛膜)，从而接触沟槽89、89a由其填充；在其之上形成厚的主要导体 膜(例如铝膜或者铝合金膜)；然后将主要导体膜和阻挡导体膜图案化。布线90G、90E由包括聚酰亚胺等的保护膜(绝缘膜)92覆盖。这一保护膜92是 半导体芯片CP1的最上层中的膜(绝缘膜)。在保护膜92的部分中形成有如下开口 93，这些开口暴露用于栅极的布线90G和定 位于其下的用于发射极的布线90E。用于栅极的布线90G从这些开口 93之一暴露的部分是 用于栅极的焊盘电极PD1G ；并且用于发射极的布线90E从开口 93之一暴露的部分是用于 发射极的焊盘电极PD1E。在背表面上的半导体衬底81的表面部分中形成有n+型半导体区94和定位于n+ 型半导体区94与背表面之间的p+型半导体区95。p+型半导体区95作为IGBT的集电极区 来工作并且形成于半导体衬底81的最后表面中。n+型半导体区94作为场停止层来工作。在半导体衬底81的背表面之上(也就是在p+型半导体区95之上)形成有用于集 电极电极的背表面电极BE1。例如通过在半导体衬底81的背表面之上依次堆叠钛(Ti)层、 镍(Ni)层和金(Au)层来形成这一背表面电极BE1。金属硅化物层如硅化镍膜可以放置于 钛(Ti)层与半导体衬底81 (p+型半导体区95)之间。如上文提到的那样，半导体芯片CP1是IGBT形成于其中的半导体芯片。至此，已经基于发明人创造的本发明的实施例给出对本发明的具体描述。然而无 需赘言，本发明不限于这些实施例并且可以用各种方式加以修改而不脱离其主题内容。
权利要求
一种在发光器件中使用的半导体器件，所述发光器件包括荧光放电管；用于所述放电管放电开关的IGBT，与所述放电管串联耦合；电容器，与所述放电管和所述IGBT的串联电路并联耦合并且用于对所述放电管进行放电；以及用于所述电容器充电开关的MOSFET，所述半导体器件包括第一半导体芯片，其中形成所述IGBT；第二半导体芯片，其中形成所述MOSFET；第三半导体芯片，其中形成所述IGBT的驱动电路和所述MOSFET的控制电路；以及密封体，密封所述第一、第二和第三半导体芯片。
2.根据权利要求1所述的半导体器件，还包括密封于所述密封体之中的多个引线端子，使得从所述密封体暴露各引线端子的部分， 其中多个焊盘电极形成于所述第三半导体芯片的前表面中， 其中所述引线端子包括用于发射极的第一引线端子，其电耦合到所述IGBT的发射极； 用于集电极的第二引线端子，其电耦合到所述IGBT的集电极； 用于源极的第三引线端子，其电耦合到所述MOSFET的源极； 用于漏极的第四引线端子，其电耦合到所述MOSFET的漏极；以及 多个第五引线端子，分别电耦合到所述第三半导体芯片的焊盘电极。
3.根据权利要求2所述的半导体器件，其中所述第五引线端子以及用于发射极的所述第一引线端子和用于集电极的所述第 二引线端子如在平面中所见分别布置于所述密封体的不同边上。
4.根据权利要求3所述的半导体器件，其中所述第五引线端子、用于发射极的所述第一引线端子和用于集电极的所述第二引 线端子如在平面中所见分别布置于所述密封体的不同边上。
5.根据权利要求4所述的半导体器件，其中用于发射极的所述第一引线端子如在平面中所见布置于所述密封体的第一边上， 其中用于集电极的所述第二引线端子如在平面中所见布置于所述密封体与所述第一 边相交的第二边上，以及其中所述第五引线端子如在平面中所见布置于所述密封体与所述第一边相对的第三 边上和与所述第二边相对的第四边上。
6.根据权利要求5所述的半导体器件， 其中所述发光器件用于闪光照相。
7.根据权利要求6所述的半导体器件，其中在所述发光器件中，所述控制电路使所述MOSFET进入接通状态，并且由此对所述 电容器进行充电，以及其中在所述发光器件中，所述驱动电路使所述IGBT进入接通状态，因而所述电容器供 应的电压使所述放电管放电并且使所述放电管发光。
8.根据权利要求7所述的半导体器件， 其中所述放电管是氙管。
9.根据权利要求8所述的半导体器件，还包括第一芯片放置部分，所述第一半导体芯片通过第一接合材料层放置于所述第一芯片放 置部分之上，并且所述第一芯片放置部分密封于所述密封体中；第二芯片放置部分，所述第二半导体芯片通过第二接合材料层放置于所述第二芯片放 置部分之上，并且所述第二芯片放置部分密封于所述密封体中；以及第三芯片放置部分，所述第三半导体芯片通过第三接合材料层放置于所述第三芯片放 置部分之上，并且所述第三芯片放置部分密封于所述密封体中，其中所述引线端子布置于所述第一、第二和第三芯片放置部分周围。
10.根据权利要求9所述的半导体器件， 其中用于所述IGBT的发射极的第一焊盘电极和用于其栅极的第二焊盘电极形成于所 述第一半导体芯片的前表面中，其中用于所述IGBT的集电极的第一背表面电极形成于所述第一半导体芯片的背表面中，其中用于所述MOSFET的源极的第三焊盘电极和用于其栅极的第四焊盘电极形成于所 述第二半导体芯片的前表面中，其中用于所述MOSFET的漏极的第二背表面电极形成于所述第二半导体芯片的背表面中，其中用于发射极的所述第一引线端子通过第一传导构件电耦合到所述第一半导体芯 片的用于发射极的所述第一焊盘电极，其中用于集电极的所述第二引线端子一体地耦合到所述第一芯片放置部分， 其中用于源极的所述第三引线端子通过第二传导构件电耦合到所述第二半导体芯片 的用于源极的所述第三焊盘电极，其中用于漏极的所述第四引线端子一体地耦合到所述第二芯片放置部分，以及 其中所述第五引线端子分别通过第三传导构件电耦合到所述第三半导体芯片的所述 焊盘电极。
11.根据权利要求10所述的半导体器件，其中所述第一和第二芯片放置部分以及所述第一和第二接合材料层是传导性的， 其中所述第一半导体芯片的用于集电极的所述第一背表面电极通过传导性的所述第 一接合材料层电耦合到所述第一芯片放置部分，以及其中所述第二半导体芯片的用于漏极的所述第二背表面电极通过传导性的所述第二 接合材料层电耦合到所述第二芯片放置部分。
12.根据权利要求11所述的半导体器件，其中所述第二半导体芯片的用于栅极的所述第四焊盘电极通过第四传导构件电耦合 到所述第三半导体芯片的所述焊盘电极中的至少一个焊盘电极。
13.根据权利要求12所述的半导体器件， 其中所述第一传导构件是金属板，以及其中所述第二、第三和第四传导构件分别为传导接线。
14.根据权利要求13所述的半导体器件，其中在所述发光器件中，所述半导体器件的用于发射极的所述第一引线端子耦合到所 述电容器，并且所述半导体器件的用于集电极的所述第二引线端子耦合到所述放电管。
15.根据权利要求14所述的半导体器件，其中从所述密封体未暴露在与所述第一、第二和第三半导体芯片放置所在的侧相反的 侧上的所述第一、第二、第三芯片放置部分的表面。
16.根据权利要求15所述的半导体器件，其中所述引线端子还包括未与所述第一、第二和第三半导体芯片的所述电极中的任何 电极电耦合的第六引线端子，以及其中所述第六引线端子一体地耦合到所述第三芯片放置部分。
17.根据权利要求16所述的半导体器件，其中所述引线端子还包括第七引线端子，用于所述IGBT的栅极，通过第五传导构件 电耦合到所述第一半导体芯片的用于栅极的所述第二焊盘电极。
18.根据权利要求17所述的半导体器件， 其中所述第五传导构件是传导接线。
19.根据权利要求14所述的半导体器件，其中所述第一半导体芯片的用于栅极的所述第二焊盘电极通过第六传导构件电耦合 到所述第三半导体芯片的所述焊盘电极中的至少一个辉盘电极。
20.根据权利要求19所述的半导体器件， 其中所述第六传导构件是传导接线。
21.根据权利要求14所述的半导体器件，其中从所述密封体暴露在与所述第一、第二和第三半导体芯片放置的侧相反的侧上的 所述第一、第二和第三芯片放置部分的表面。
22.根据权利要求7所述的半导体器件，还包括芯片放置部分，所述第一、第二和第三半导体芯片分别通过第一、第二和第三接合材料 层放置于所述芯片放置部分之上，并且所述芯片放置部分密封于所述密封体中， 其中所述引线端子布置于所述芯片放置部分周围。
23.根据权利要求22所述的半导体器件，其中用于所述IGBT的发射极的第一焊盘电极和用于其栅极的第二焊盘电极形成于所 述第一半导体芯片的前表面中，其中用于所述IGBT的集电极的第一背表面电极形成于所述第一半导体芯片的背表面中，其中用于所述MOSFET的源极的第三焊盘电极、用于其栅极的第四焊盘电极和用于其 漏极的第五焊盘电极形成于所述第二半导体芯片的前表面中，其中用于发射极的所述第一引线端子通过第一传导构件电耦合到所述第一半导体芯 片的用于发射极的所述第一焊盘电极，其中用于集电极的所述第二引线端子一体地耦合到所述第一芯片放置部分， 其中用于源极的所述第三引线端子通过第二传导构件电耦合到所述第二半导体芯片 的用于源极的所述第三焊盘电极，其中用于漏极的所述第四引线端子通过第七传导构件电耦合到所述第二半导体芯片 的用于漏极的所述第五焊盘电极，以及其中所述第五引线端子通过第三传导构件分别电耦合到所述第三半导体芯片的所述焊盘电极。
24.根据权利要求23所述的半导体器件，其中所述芯片放置部分和所述第一接合材料层是传导性的，其中所述第一半导体芯片的用于集电极的所述第一背表面电极通过传导性的所述第 一接合材料层电耦合到所述芯片放置部分，以及 其中所述第二和第三接合材料层具有绝缘性质。
25.根据权利要求7所述的半导体器件，还包括第一芯片放置部分，所述第一半导体芯片通过第一接合材料层放置于所述第一芯片放 置部分之上，并且所述第一芯片放置部分密封于所述密封体中；以及第二芯片放置部分，所述第二和第三半导体芯片分别通过第二和第三接合材料层放置 于所述第二芯片放置部分之上，并且所述第二芯片放置部分密封于所述密封体中， 其中所述引线端子布置于所述第一和第二芯片放置部分中。
26.根据权利要求25所述的半导体器件，其中用于所述IGBT的发射极的第一焊盘电极和用于其栅极的第二焊盘电极形成于所 述第一半导体芯片的前表面中，其中用于所述IGBT的集电极的第一背表面电极形成于所述第一半导体芯片的背表面中，其中用于所述MOSFET的源极的第三焊盘电极和用于其栅极的第四焊盘电极形成于所 述第二半导体芯片的前表面中，其中用于所述MOSFET的漏极的第二背表面电极形成于所述第二半导体芯片的背表面中，其中用于发射极的所述第一引线端子通过第一传导构件电耦合到所述第一半导体芯 片的用于发射极的所述第一焊盘电极，其中用于集电极的所述第二引线端子一体地耦合到所述第一芯片放置部分， 其中用于源极的所述第三引线端子通过第二传导构件电耦合到所述第二半导体芯片 的用于源极的所述第三焊盘电极，其中用于漏极的所述第四引线端子一体地耦合到所述第二芯片放置部分，以及 其中所述第五引线端子分别通过第三传导构件耦合到所述第三半导体芯片的所述焊 盘电极。
27.根据权利要求26所述的半导体器件，其中所述第一和第二芯片放置部分以及所述第一和第二接合材料层是传导性的， 其中所述第一半导体芯片的用于集电极的所述第一背表面电极通过传导性的所述第 一接合材料层电耦合到所述第一芯片放置部分，其中所述第二半导体芯片的用于漏极的所述第二背表面电极通过传导性的所述第二 接合材料层电耦合到所述第二芯片放置部分，以及 其中所述第三接合材料层具有绝缘性质。
28.根据权利要求7所述的半导体器件，还包括第一芯片放置部分，所述第一和第三半导体芯片分别通过所述第一和第三接合材料层 放置于所述第一芯片放置部分之上，并且所述第一芯片放置部分密封于所述密封体中；以及第二芯片放置部分，所述第二半导体芯片通过第二接合材料层放置于所述第二芯片放 置部分之上，并且所述第二芯片放置部分密封于所述密封体中， 其中所述引线端子布置于所述第一和第二芯片放置部分周围。
29.根据权利要求28所述的半导体器件，其中用于所述IGBT的发射极的第一焊盘电极和用于其栅极的第二焊盘电极形成于所 述第一半导体芯片的前表面中，其中用于所述IGBT的集电极的第一背表面电极形成于所述第一半导体芯片的背表面中，其中用于所述MOSFET的源极的第三焊盘电极和用于其栅极的第四焊盘电极形成于所 述第二半导体芯片的前表面中，其中用于所述MOSFET的漏极的第二背表面电极形成于所述第二半导体芯片的背表面中，其中用于发射极的所述第一引线端子通过第一传导构件电耦合到所述第一半导体芯 片的用于发射极的所述第一焊盘电极，其中用于集电极的所述第二引线端子一体地耦合到所述第一芯片放置部分， 其中用于源极的所述第三引线端子通过第二传导构件电耦合到所述第二半导体芯片 的用于源极的所述第三焊盘电极，其中用于漏极的所述第四引线端子一体地耦合到所述第二芯片放置部分，以及 其中所述第五引线端子分别通过第三传导构件电耦合到所述第三半导体芯片的所述 焊盘电极。
30.根据权利要求29所述的半导体器件，其中所述第一和第二芯片放置部分以及所述第一和第二接合材料层是传导性的， 其中所述第一半导体芯片的用于集电极的所述第一背表面电极通过传导性的所述第 一接合材料层电耦合到所述第一芯片放置部分，其中所述第二半导体芯片的用于漏极的所述第二背表面电极通过传导性的所述第二 接合材料层电耦合到所述第二芯片放置部分，以及 其中所述第三接合材料层具有绝缘性质。
31.根据权利要求5所述的半导体器件，其中用于漏极的所述第四引线端子如在平面中所见布置于所述密封体的第一边上，以及其中用于源极的所述第三引线端子如在平面中所见布置于所述密封体的第四边上。
32.根据权利要求5所述的半导体器件，其中用于漏极的所述第四引线端子如在平面中所见布置于所述密封体的第二边上，以及其中用于源极的所述第三引线端子如在平面中所见布置于所述密封体的第三边上。
33.根据权利要求4所述的半导体器件，其中所述引线端子还包括未与所述第一、第二和第三半导体芯片的任何电极电耦合的 第六引线端子。
34.根据权利要求33所述的半导体器件，其中所述第六引线端子布置于用于集电极的所述第二引线端子一旁。
35.根据权利要求34所述的半导体器件，其中所述第六引线端子布置于用于集电极的所述第二引线端子的相邻两边上。
36.根据权利要求34所述的半导体器件，其中用于集电极的所述第二引线端子和用于漏极的所述第四引线端子如在平面中所 见布置于所述密封体的相同边上，以及其中所述第六引线端子布置于用于集电极的所述第二引线端子与用于漏极的所述第 四引线端子之间。
全文摘要
本发明减少发光器件的尺寸。用于闪光照相的发光器件包括荧光氙管；IGBT，用于氙管的放电开关；电容器，用于对氙管进行放电；以及MOSFET，用于电容器的充电开关。通过在封装中密封以下各项来获得这一发光器件中使用的半导体器件IGBT形成于其中的半导体芯片；MOSFET形成于其中的半导体芯片；IGBT的驱动电路和MOSFET的控制电路形成于其中的半导体芯片；以及耦合到它们的多个引线。
文档编号G03B15/05GK101866914SQ20101015592
公开日2010年10月20日 申请日期2010年4月8日 优先权日2009年4月9日
发明者三田村笃, 尾藤胜利, 川野浩平, 河野诚 申请人:瑞萨电子株式会社