专利名称：阵列基板及其制造方法
技术领域：
本发明涉及液晶显示技术，尤其涉及一种阵列基板及其制造方法。
背景技术：
液晶显示器是目前常用的平板显示器，其中薄膜晶体管液晶显示器(ThinFilm Transistor Liquid Crystal Display，简称TFT-LCD)是液晶显示器中的主流产品。阵列基板是液晶显示器的重要部件。图4为现有技术中阵列基板的结构示意图，如图4所示，该阵列基板包括显示区域1和位于显示区域1周边的周边区域(dummy area)2。阵列基板包括基板20、位于基板20之上的栅线11和数据线12，栅线11和数据线 12交叉形成像素区域，像素区域包括第一薄膜晶体管13和像素电极14。栅线11会逐行开启，当某一栅线11开启时，该栅线11上的电压会从关闭电压逐渐上升到开启电压。当栅线 11上的电压达到开启电压时，数据线12开启，并通过第一薄膜晶体管13对像素电极14施加电压，使得像素电极14上的电压与数据线12上的电压相同。随后栅线11进入关闭状态， 该栅线11的电压从开启电压降低到关闭电压。像素电极14会保持数据线12所施加的电压，直到下一栅线11开启。对于任意一条栅线11而言，该栅线11的充电时间可包括电压上升时间、电压保持时间和电压下降时间。其中，电压上升时间为从关闭电压上升到开启电压的时间，电压保持时间为保持开启电压的时间，电压下降时间为从开启电压下降到关闭电压的时间。现有技术中，由于关闭电压为0，因此每一条栅线充电时，栅线上的电压均需要从 0上升到开启电压，这导致对栅线的充电时间长。
发明内容
本发明提供一种阵列基板及其制造方法，用以降低对栅线的充电时间。本发明提供一种阵列基板，包括基板、形成于基板上的栅线和数据线，所述栅线和所述数据线限定的像素区域内形成有像素电极和第一薄膜晶体管，所述栅线包括第一栅线和第二栅线，所述阵列基板还包括位于显示区域周边的周边区域形成的第二薄膜晶体管和连接结构，所述第一栅线和第二栅线通过第二薄膜晶体管和连接结构相连接。本发明还提供一种阵列基板的制造方法，包括步骤101、在基板上形成栅金属层，通过构图工艺在基板上形成栅线，所述栅线包括第一栅线和第二栅线；步骤102、在完成步骤101的基板上形成第一薄膜晶体管和第二薄膜晶体管，以及形成数据线，所述栅线和所述数据线限定像素区域，所述第一薄膜晶体管形成于基板上的显示区域的像素区域内，所述第二薄膜晶体管形成于位于显示区域周边的周边区域；步骤103、在完成步骤102的基板上的显示区域的像素区域内形成像素电极，在位于显示区域周边的周边区域形成连接结构，所述第一栅线和第二栅线通过第二薄膜晶体管和连接结构相连接。
本实施例提供的阵列基板及其制造方法，基板上形成有第一栅线和第二栅线上， 周边区域形成有第二薄膜晶体管和连接结构，第一栅线和第二栅线通过第二薄膜晶体管和连接结构相连接。当第一栅线开启并对第一栅线充电时，电压通过连接结构到达第二栅线， 同时预先对第二栅线施加一定量的电压，后续当第二栅线开启并对第二栅线充电时，使第二栅线上的电压无需从关闭电压0上升到开启电压，降低了第二栅线上电压的上升时间， 从而降低了对第二栅线的充电时间，实现了降低对栅线的充电时间。
图Ia为本发明实施例一提供的一种阵列基板的结构示意图；图Ib为图Ia中A-A向剖视图；图加为本发明实施例二提供的一种阵列基板的结构示意图；图2b为图加中B-B向剖视图；图3为本发明实施例三提供的一种阵列基板的制造方法的流程图；图4为现有技术中阵列基板的结构示意图。附图标记1-显示区域；2-周边区域；11-栅线；12-数据线；14-像素电极；13-第一薄膜晶体管；20-基板； 21-第一栅线；22-第二栅线；23-栅绝缘层；25-钝化层；26-第一过孔；27-第二过孔；28-第三过孔；30-第一像素电极连接图形；29-第四过孔；32-有源层；31-第二像素电极连接图形；33-源极； 34-漏极。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。图Ia为本发明实施例一提供的一种阵列基板的结构示意图，图Ib为图Ia中A-A 向剖视图，如图Ia和图Ib所示，阵列基板包括基板20、形成于基板20上的栅线和数据线 12，栅线和数据线12限定的像素区域内形成有像素电极14和第一薄膜晶体管13。其中， 栅线包括第一栅线21和第二栅线22。该阵列基板还可包括位于显示区域1周边的周边区域2形成的第二薄膜晶体管和连接结构，第一栅线21和第二栅线22通过第二薄膜晶体管和连接结构相连接。其中，像素区域位于显示区域1内。本实施例中，阵列基板包括显示区域1和位于显示区域1周边的周边区域2。显示区域1内的第一薄膜晶体管13和周边区域2内的第二薄膜晶体管采用相同构图工艺，同步形成。本实施例中，具体地，连接结构可包括第一像素电极连接图形30和第二像素电极连接图形31。第一像素电极连接图形30连接第一栅线21和第二薄膜晶体管，并且该第一像素电极连接图形30与像素电极14同层设置。第二像素电极连接图形31连接第二栅线22和第二薄膜晶体管，并与像素电极14同层设置。本实施例中，由于第一像素电极连接图形30连接第一栅线21和第二薄膜晶体管，第二像素电极连接图形31连接第二栅线22 和第二薄膜晶体管，因此本实施例的阵列基板中，第一栅线21和第二栅线22通过第一像素电极连接图形30、第二薄膜晶体管和第二像素电极连接图形31相连接。进一步地，本实施例中，阵列基板还包括第一过孔沈、第二过孔27、第三过孔28和第四过孔四。第一过孔沈位于第二薄膜晶体管之上。第二过孔27位于第二薄膜晶体管之上。第三过孔观位于第一栅线21之上。第四过孔四位于第二栅线22之上。第一像素电极连接图形30填充于第一过孔沈和第三过孔观。第二像素电极连接图形31填充于第二过孔27和第四过孔四。本实施例中，由于第一像素电极连接图形30通过第一过孔沈和第三过孔观连接第一栅线21和第二薄膜晶体管，第二像素电极连接图形31通过第二过孔27 和第四过孔四连接第二栅线22和第二薄膜晶体管，因此本实施例的阵列基板中，第一栅线 21和第二栅线22通过第一像素电极连接图形30、第二薄膜晶体管和第二像素电极连接图形31相连接。本实施例中，阵列基板还包括栅绝缘层23，该栅绝缘层23形成于栅线上。具体地， 该栅绝缘层23形成于第一栅线21和第二栅线22上。本实施例中，第二薄膜晶体管之上还形成有钝化层25。则具体地，第一像素电极连接图形30可形成于第二薄膜晶体管上方的钝化层25上，第二像素电极连接图形31可形成于第二薄膜晶体管上方的钝化层25上。第一过孔沈、第二过孔27、第三过孔观和第四过孔四均可形成于钝化层25上。阵列基板上的栅线可以为多条，本实施例中，仅以第一栅线21和第二栅线22为例进行说明。第一栅线21可以为栅线中任一条栅线。本实施例中，第一栅线21和第二栅线 22相邻设置。也就是说，第二栅线22为与第一栅线21相邻的栅线。则本实施例中，第一像素电极连接图形30、第二薄膜晶体管和第二像素电极连接图形31将相邻的栅线连接。本实施例中以第一栅线21和第二栅线22为例进行说明，其余栅线的结构和连接关系与第一栅线21和第二栅线22相同，此处不再重复描述。本实施例中，第二薄膜晶体管包括有源层32、源极33、漏极34和位于有源层32下方的第一栅线21。有源层32位于栅绝缘层23之上，源极33位于有源层32之上，漏极34 位于有源层32之上。第一过孔沈位于源极33之上的钝化层25上，第二过孔27位于漏极 ；34之上的钝化层25上。本实施例中，当第一栅线21开启时，对第一栅线21充电，使第一栅线21上的电压从关闭电压逐渐上升。第一栅线21上的电压逐渐上升的过程中周边区域2中第二薄膜晶体管开启，使第一栅线21上的电压通过连接结构到达第二栅线22，使第二栅线22上的电压从关闭电压逐渐上升。当第一栅线21上的电压上升到开启电压V时，第二栅线22上的电压从关闭电压上升到预备电压V’，其中开启电压V为第一栅线21上的实际电压，该开启电压V可以大于或等于开启电压阈值Vth。由于上述连接结构存在电阻效应，因此第二栅线 22上的预备电压V’小于或等于第一栅线21上的开启电压阈值Vth。当第一栅线21上的电压达到或大于开启电压阈值Vth时，数据线12开启，并通过显示区域1的第一薄膜晶体管13对像素电极14施加电压，使得像素电极14上的电压与数据线12上的电压相同。随后第一栅线21进入关闭状态，第一栅线21上的电压从开启电压降低到关闭电压。在第一栅线21上的电压从开启电压降低到关闭电压的过程中，周边区域2中的第二薄膜晶体管关闭。接着当第二栅线22开启时，对第二栅线22充电。由于在对第一栅线21充电时，第二栅线22的电压已经达到了预备电压V’，因此当第二栅线22充电时，第二栅线22的电压从预备电压上升到开启电压，而无需从关闭电压0上升到开启电压，降低了电压上升时间，从而降低了对第二栅线的充电时间。当第一栅线21开启时，通过连接结构可以使第二栅线22也开启。为了避免当第一栅线21开启时，与第二栅线22连接的第三栅线通过第二栅线与第三栅线间的连接结构也开启，可以将连接结构制作成具有设定阻值的等效电阻的连接结构。需要说明的是本实施例中，第一栅线、第二栅线和第三栅线为阵列基板上依次排列的栅线，第二栅线与第三栅线间形成有连接结构，则第三栅线为与第二栅线通过第二栅线与第三栅线间的连接结构连接的栅线。具体地，将第一栅线、第二栅线和第三栅线的等效电阻均定义为R1，连接结构的等效电阻定义为R2。当施加到第一栅线上的电压为V时，第二栅线上的电压V2表示为V2 = V*R1/ (R1+R2)，第三栅线上的电压 V3 表示为 V3 = V*R1* (R1+R2) / (R1*R1+3R1*R2+R2*R2)。 从上述公式可以得出V2 > V3。当V2 < Vth以及V3 < Vth时，可以实现当第一栅线开启时，第二栅线处于关闭状态，第三栅线处于关闭状态，其中Vth为开启电压阈值。因此在Rl为已知时，可计算出满足 V2 < Vth以及V3 < Vth条件下，连接结构等效电阻R2的值，并根据R2将连接结构制作成具有等效电阻R2的连接结构，从而使第一栅线开启时，第二栅线处于关闭状态，以及第三栅线处于关闭状态。这样，当第一栅线21上的电压上升到开启电压V时，第二栅线22上的电压从关闭电压上升到预备电压V’，该预备电压V’小于第一栅线21上的开启电压阈值 Vth。当V2 > Vth以及V3 < Vth时，就可以实现当第一栅线开启时，第二栅线开启，而第三栅线处于关闭状态，其中Vth为开启电压阈值。因此在Rl为已知时，可计算出满足V2 > Vth以及V3 < Vth的条件下，连接结构的等效电阻R2的值，并根据R2将连接结构制作成具有等效电阻R2的连接结构，从而保证当第一栅线开启时，第二栅线开启，而第三栅线处于关闭状态。这样，当第一栅线21上的电压上升到开启电压V时，第二栅线22上的电压从关闭电压上升到预备电压V’，该预备电压V’等于第一栅线21上的开启电压阈值Vth。本实施例中的阵列基板可应用于反转结构为列反转或者帧反转的液晶显示器。本实施例提供的阵列基板，基板上形成有第一栅线和第二栅线上，周边区域形成有第二薄膜晶体管和连接结构，第一栅线和第二栅线通过第二薄膜晶体管和连接结构相连接。当第一栅线开启并对第一栅线充电时，电压通过连接结构到达第二栅线，同时预先对第二栅线施加一定量的电压，后续当第二栅线开启并对第二栅线充电时，使第二栅线上的电压无需从关闭电压0上升到开启电压，降低了第二栅线上电压的上升时间，从而降低了对第二栅线的充电时间，实现了降低对栅线的充电时间。图加为本发明实施例二提供的一种阵列基板的结构示意图，图2b为图加中B-B 向剖视图，如图加和图2b所示，阵列基板包括基板20、形成于基板20上的栅线和数据线 12，栅线和数据线12限定的像素区域内形成有像素电极14和第一薄膜晶体管13。其中， 栅线包括第一栅线21和第二栅线22。该阵列基板还可包括位于显示区域1周边的周边区域2形成的第二薄膜晶体管和连接结构，第一栅线21和第二栅线22通过第二薄膜晶体管和连接结构相连接。其中，像素区域位于显示区域1内。本实施例中，阵列基板包括显示区域1和位于显示区域1周边的周边区域2。显示区域1内的第一薄膜晶体管13和周边区域2内的第二薄膜晶体管采用相同构图工艺，同步形成。本实施例中，具体地，连接结构可包括第一像素电极连接图形30和第二像素电极连接图形31。第一像素电极连接图形30连接第一栅线21和第二薄膜晶体管，并且该第一像素电极连接图形30与像素电极14同层设置。第二像素电极连接图形31连接第二栅线22和第二薄膜晶体管，并与像素电极14同层设置。本实施例中，由于第一像素电极连接图形30连接第一栅线21和第二薄膜晶体管，第二像素电极连接图形31连接第二栅线22 和第二薄膜晶体管，因此本实施例的阵列基板中，第一栅线21和第二栅线22通过第一像素电极连接图形30、第二薄膜晶体管和第二像素电极连接图形31相连接。进一步地，本实施例中，阵列基板还包括第一过孔沈、第二过孔27、第三过孔28和第四过孔四。第一过孔沈位于第二薄膜晶体管之上。第二过孔27位于第二薄膜晶体管之上。第三过孔观位于第一栅线21之上。第四过孔四位于第二栅线22之上。第一像素电极连接图形30填充于第一过孔沈和第三过孔观。第二像素电极连接图形31填充于第二过孔27和第四过孔四。本实施例中，由于第一像素电极连接图形30通过第一过孔沈和第三过孔观连接第一栅线21和第二薄膜晶体管，第二像素电极连接图形31通过第二过孔27 和第四过孔四连接第二栅线22和第二薄膜晶体管，因此本实施例的阵列基板中，第一栅线 21和第二栅线22通过第一像素电极连接图形30、第二薄膜晶体管和第二像素电极连接图形31相连接。本实施例中，阵列基板还包括栅绝缘层23，该栅绝缘层23形成于栅线上。具体地， 该栅绝缘层23形成于第一栅线21和第二栅线22上。本实施例中，第二薄膜晶体管之上还形成有钝化层25。则具体地，第一像素电极连接图形30可形成于第二薄膜晶体管上方的钝化层25上，第二像素电极连接图形31可形成于第二薄膜晶体管上方的钝化层25上。第一过孔沈、第二过孔27、第三过孔观和第四过孔四均可形成于钝化层25上。阵列基板上的栅线可以为多条，本实施例中，仅以第一栅线21和第二栅线22为例进行说明。第一栅线21可以为栅线中任一条栅线。本实施例中，第一栅线21和第二栅线 22隔行设置。也就是说，第二栅线22为与第一栅线21不相邻的栅线。则本实施例中，第一像素电极连接图形30、第二薄膜晶体管和第二像素电极连接图形31将隔行设置的栅线连接。本实施例中以第一栅线21和第二栅线22为例进行说明，其余栅线的结构和连接关系与第一栅线21和第二栅线22相同，此处不再重复描述。本实施例中，第二薄膜晶体管包括有源层32、源极33、漏极34和位于有源层32下方的第一栅线21。有源层32位于栅绝缘层23之上，源极33位于有源层32之上，漏极34 位于有源层32之上。第一过孔沈位于源极33之上的钝化层25上，第二过孔27位于漏极 ；34之上的钝化层25上。本实施例中，当第一栅线21开启时，对第一栅线21充电，使第一栅线21上的电压从关闭电压逐渐上升。第一栅线21上的电压逐渐上升的过程中周边区域2中连接结构的第二薄膜晶体管开启，使第一栅线21上的电压通过连接结构到达第二栅线22，使第二栅线22 上的电压从关闭电压逐渐上升。当第一栅线21上的电压上升到开启电压V时，第二栅线22 上的电压从关闭电压上升到预备电压V’，其中开启电压V为第一栅线21上的实际电压，该开启电压V可以大于或等于开启电压阈值Vth。由于上述连接结构存在电阻效应，因此第二栅线22上的预备电压V’小于或等于第一栅线21上的开启电压阈值Vth。当第一栅线21 上的电压达到或大于开启电压阈值Vth时，数据线12开启，并通过显示区域1的第一薄膜晶体管13对像素电极14施加电压，使得像素电极14上的电压与数据线12上的电压相同。 随后第一栅线21进入关闭状态，第一栅线21上的电压从开启电压降低到关闭电压。在第一栅线21上的电压从开启电压降低到关闭电压的过程中，周边区域2中的第二薄膜晶体管关闭。接着当第二栅线22开启时，对第二栅线22充电。由于在对第一栅线21充电时，第二栅线22的电压已经达到了预备电压V’，因此当第二栅线22充电时，第二栅线22的电压从预备电压上升到开启电压，而无需从关闭电压0上升到开启电压，降低了电压上升时间， 从而降低了对第二栅线的充电时间。当第一栅线21开启时，通过该连接结构可以使第二栅线22也开启。为了避免当第一栅线21开启时，与第二栅线22连接的第三栅线通过第二栅线与第三栅线间的连接结构也开启，可以将连接结构制作成具有设定阻值的等效电阻的连接结构。需要说明的是本实施例中，第一栅线、第二栅线和第三栅线为阵列基板上依次隔行排列的栅线，第二栅线与第三栅线间形成有连接结构，则第三栅线为与第二栅线通过第二栅线与第三栅线间的连接结构连接的栅线。具体地，将第一栅线、第二栅线和第三栅线的等效电阻定义均为R1，连接结构的等效电阻定义为R2。当施加到第一栅线上的电压为V时，第二栅线上的电压V2表示为V2 = V*R1/(R1+R2)，第三栅线上的电压V3表示为V3 = V*R1*(R1+R2)/ (R1*R1+3R1*R2+R2*R2)。从上述公式可以得出V2 > V3。当V2 < Vth以及V3 < Vth时，可以实现当第一栅线开启时，第二栅线处于关闭状态，第三栅线处于关闭状态，其中Vth为开启电压阈值。因此在Rl为已知时，可计算出满足 V2 < Vth以及V3 < Vth条件下，连接结构等效电阻R2的值，并根据R2将连接结构制作成具有等效电阻R2的连接结构，从而使第一栅线开启时，第二栅线处于关闭状态，以及第三栅线处于关闭状态。这样，当第一栅线21上的电压上升到开启电压V时，第二栅线22上的电压从关闭电压上升到预备电压V’，该预备电压V’小于第一栅线21上的开启电压阈值 Vth。当V2 > Vth以及V3 < Vth时，就可以实现当第一栅线开启时，第二栅线开启，而第三栅线处于关闭状态，其中Vth为开启电压阈值。因此在Rl为已知时，可计算出满足V2 > Vth以及V3 < Vth的条件下，连接结构的等效电阻R2的值，并根据R2将连接结构制作成具有等效电阻R2的连接结构，从而保证当第一栅线开启时，第二栅线开启，而第三栅线处于关闭状态。这样，当第一栅线21上的电压上升到开启电压V时，第二栅线22上的电压从关闭电压上升到预备电压V’，该预备电压V’等于第一栅线21上的开启电压阈值Vth。本实施例中的阵列基板可应用于反转结构为行反转的液晶显示器。本实施例提供的阵列基板，基板上形成有第一栅线和第二栅线上，周边区域形成有第二薄膜晶体管和连接结构，第一栅线和第二栅线通过第二薄膜晶体管和连接结构相连接。当第一栅线开启并对连接结构到达第二栅线，同时预先对第二栅线施加一定量的电压，后续当第二栅线开启并对第二栅线充电时，使第二栅线上的电压无需从关闭电压0上升到开启电压，降低了第二栅线上电压的上升时间，从而降低了对第二栅线的充电时间，实现了降低对栅线的充电时间。图3为本发明实施例三提供的一种阵列基板的制造方法的流程图，如图3所示，该方法包括步骤101、在基板上形成栅金属层，通过构图工艺在基板上栅线，所述栅线包括第一栅线和第二栅线。本步骤中，通过构图工艺同时在基板上的显示区域和位于显示区域的周边区域形成栅线。步骤102、在完成步骤101的基板上形成第一薄膜晶体管和第二薄膜晶体管，以及形成数据线，所述栅线和所述数据线限定像素区域，所述第一薄膜晶体管形成于基板上的显示区域的像素区域内，所述第二薄膜晶体管形成于位于显示区域周边的周边区域。本实施例中，所述第一薄膜晶体管和所述第二薄膜晶体管采用相同构图工艺同步形成。本实施例中，在步骤102之前还包括在栅线上形成栅绝缘层，则本步骤中形成的数据线、第一薄膜晶体管和第二薄膜晶体管位于栅绝缘层上，即在栅绝缘层上形成数据线、 第一薄膜晶体管和第二薄膜晶体管。步骤103、在完成步骤102的基板上的显示区域的像素区域内形成像素电极，在位于显示区域周边的周边区域形成连接结构，所述第一栅线和第二栅线通过第二薄膜晶体管和连接结构相连接。本实施例中，所述连接结构包括第一像素电极连接图形和第二像素电极连接图形。第一像素电极连接图形连接所述第一栅线和所述第二薄膜晶体管，并与所述像素电极采用相同构图工艺同步形成；第二像素电极连接图形连接所述第二栅线和所述第二薄膜晶体管，并与所述像素电极采用相同构图工艺同步形成。本实施例中，在步骤103之前还可以包括在第二薄膜晶体管之上形成第一过孔和第二过孔，在第一栅线之上形成第三过孔，在第二栅线之上形成第四过孔，所述第一像素电极连接图形填充于所述第一过孔和所述第三过孔，所述第二像素电极连接图形填充于所述第二过孔和所述第四过孔。进一步地，本实施例中，在步骤103之前还可以包括在完成步骤102的基板上形成钝化层，使该钝化层位于该第一薄膜晶体管、第二薄膜晶体管和数据线之上。则具体地， 第一像素电极连接图形可形成于第二薄膜晶体管上方的钝化层上，第二像素电极连接图形可形成于第二薄膜晶体管上方的钝化层上。第一过孔、第二过孔、第三过孔和第四过孔均可形成于钝化层上。本实施例中，该第二薄膜晶体管包括有源层、源极、漏极和位于有源层下方的第一栅线。有源层形成于该栅绝缘层之上的有源层之上，源极形成于有源层之上，漏极形成于有源层之上。则该第一过孔形成于源极之上的钝化层上，该第二过孔形成于漏极之上的钝化层上。本实施例中，源极、漏极和数据线采用相同构图工艺同步形成。本实施例中，该第一栅线和该第二栅线相邻设置。或者，本实施例中，该第一栅线和该第二栅线隔行设置。
本实施例中，当第一栅线开启时，对第一栅线充电，使第一栅线上的电压从关闭电压逐渐上升。第一栅线上的电压逐渐上升的过程中周边区域中第二薄膜晶体管开启，使第一栅线上的电压通过连接结构到达第二栅线，使第二栅线上的电压从关闭电压逐渐上升。 当第一栅线上的电压上升到开启电压V时，第二栅线上的电压从关闭电压上升到预备电压 V’，其中开启电压V为第一栅线上的实际电压，该开启电压V可以大于或等于开启电压阈值 Vth0由于上述连接结构存在电阻效应，因此第二栅线上的预备电压V’小于或等于第一栅线上的开启电压阈值vth。当第一栅线上的电压达到或大于开启电压阈值Vth时，数据线开启，并通过显示区域的第一薄膜晶体管对像素电极施加电压，使得像素电极上的电压与数据线上的电压相同。随后第一栅线进入关闭状态，第一栅线上的电压从开启电压降低到关闭电压。在第一栅线上的电压从开启电压降低到关闭电压的过程中，周边区域中的第二薄膜晶体管关闭。接着当第二栅线开启时，对第二栅线充电。由于在对第一栅线充电时，第二栅线的电压已经达到了预备电压V’，因此当第二栅线充电时，第二栅线的电压从预备电压上升到开启电压，而无需从关闭电压0上升到开启电压，降低了电压上升时间，从而降低了对第二栅线的充电时间。当第一栅线开启时，通过连接结构可以使第二栅线也开启。为了避免当第一栅线开启时，与第二栅线连接的第三栅线通过第二栅线与第三栅线间的连接结构也开启，可以将连接结构制作成具有设定阻值的等效电阻的连接结构。需要说明的是本实施例中，第一栅线、第二栅线和第三栅线为阵列基板上依次排列的栅线，第二栅线与第三栅线间形成有连接结构，则第三栅线为与第二栅线通过第二栅线与第三栅线间的连接结构连接的栅线。或者本实施例中，，第一栅线、第二栅线和第三栅线为阵列基板上依次隔行排列的栅线， 第二栅线与第三栅线间形成有连接结构，则第三栅线为与第二栅线通过第二栅线与第三栅线间的连接结构连接的栅线。具体地，将第一栅线、第二栅线和第三栅线的等效电阻均定义为R1，连接结构的等效电阻定义为R2。当施加到第一栅线上的电压为V时，第二栅线上的电压V2表示为V2 = V*R1/(R1+R2)，第三栅线上的电压V3表示为V3 = V*R1* (R1+R2) / (R1*R1+3R1*R2+R2*R2)。从上述公式可以得出V2 > V3。当V2 < Vth以及V3 < Vth时，可以实现当第一栅线开启时，第二栅线处于关闭状态，第三栅线处于关闭状态，其中Vth为开启电压阈值。因此在Rl为已知时，可计算出满足 V2 < Vth以及V3 < Vth条件下，连接结构等效电阻R2的值，并根据R2将连接结构制作成具有等效电阻R2的连接结构，从而使第一栅线开启时，第二栅线处于关闭状态，以及第三栅线处于关闭状态。这样，当第一栅线上的电压上升到开启电压V时，第二栅线上的电压从关闭电压上升到预备电压V’，该预备电压V’小于第一栅线上的开启电压阈值Vth。当V2 > Vth以及V3 < Vth时，就可以实现当第一栅线开启时，第二栅线开启，而第三栅线处于关闭状态，其中Vth为开启电压阈值。因此在Rl为已知时，可计算出满足V2 > Vth以及V3 < Vth的条件下，连接结构的等效电阻R2的值，并根据R2将连接结构制作成具有等效电阻R2的连接结构，从而保证当第一栅线开启时，第二栅线开启，而第三栅线处于关闭状态。这样，当第一栅线上的电压上升到开启电压V时，第二栅线上的电压从关闭电压上升到预备电压V’，该预备电压V’等于第一栅线上的开启电压阈值Vth。本实施例的阵列基板的制造方法可以用于制备本发明实施例所提供的阵列基板， 形成相应的图案结构。
本实施例提供的阵列基板的制造方法，基板上形成有第一栅线和第二栅线上，周边区域形成有第二薄膜晶体管和连接结构，第一栅线和第二栅线通过第二薄膜晶体管和连接结构相连接。当第一栅线开启并对第一栅线充电时，电压通过连接结构到达第二栅线，同时预先对第二栅线施加一定量的电压，后续当第二栅线开启并对第二栅线充电时，使第二栅线上的电压无需从关闭电压0上升到开启电压，降低了第二栅线上电压的上升时间，从而降低了对第二栅线的充电时间，实现了降低对栅线的充电时间。最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
权利要求
1.一种阵列基板，包括基板、形成于基板上的栅线和数据线，所述栅线和所述数据线限定的像素区域内形成有像素电极和第一薄膜晶体管，其特征在于，所述栅线包括第一栅线和第二栅线，所述阵列基板还包括位于显示区域周边的周边区域形成的第二薄膜晶体管和连接结构，所述第一栅线和第二栅线通过第二薄膜晶体管和连接结构相连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管采用相同构图工艺同步形成。
3.根据权利要求1所述的阵列基板，其特征在于，所述连接结构包括第一像素电极连接图形，连接所述第一栅线和所述第二薄膜晶体管，并与所述像素电极同层设置；第二像素电极连接图形，连接所述第二栅线和所述第二薄膜晶体管，并与所述像素电极同层设置。
4.根据权利要求3所述的阵列基板，其特征在于，还包括第一过孔，位于所述第二薄膜晶体管之上；第二过孔，位于所述第二薄膜晶体管之上；第三过孔，位于所述第一栅线之上；第四过孔，位于所述第二栅线之上；所述第一像素电极连接图形填充于所述第一过孔和所述第三过孔，所述第二像素电极连接图形填充于所述第二过孔和所述第四过孔。
5.根据权利要求1所述的阵列基板，其特征在于，当施加到第一栅线上的电压为V时，第二栅线上的电压V2 = V*R1/(R1+R2)第三栅线上的电压V3 = V*R1*(R1+R2)/(R1*R1+3R1*R2+R2*R2)，其中，Rl为第一栅线的等效电阻、 第二栅线的等效电阻和第三栅线的等效电阻，R2为连接结构的等效电阻，所述第三栅线为与所述第二栅线通过第二栅线与第三栅线间的连接结构连接的栅线；V2 < Vth以及V3 < Vth,或者V2 > Vth以及V3 < Vth，其中，Vth为开启电压阈值。
6.根据权利要求1至5任一所述的阵列基板，其特征在于，所述第一栅线和所述第二栅线相邻设置。
7.根据权利要求1至5任一所述的阵列基板，其特征在于，所述第一栅线和所述第二栅线隔行设置。
8.—种阵列基板的制造方法，其特征在于，包括步骤101、在基板上形成栅金属层，通过构图工艺在基板上形成栅线，所述栅线包括第一栅线和第二栅线；步骤102、在完成步骤101的基板上形成第一薄膜晶体管和第二薄膜晶体管，以及形成数据线，所述栅线和所述数据线限定像素区域，所述第一薄膜晶体管形成于基板上的显示区域的像素区域内，所述第二薄膜晶体管形成于位于显示区域周边的周边区域；步骤103、在完成步骤102的基板上的显示区域的像素区域内形成像素电极，在位于显示区域周边的周边区域形成连接结构，所述第一栅线和第二栅线通过第二薄膜晶体管和连接结构相连接。
9.根据权利要求8所述的阵列基板的制造方法，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管采用相同构图工艺同步形成。
10.根据权利要求9所述的阵列基板的制造方法，其特征在于，所述连接结构包括第一像素电极连接图形和第二像素电极连接图形；第一像素电极连接图形连接所述第一栅线和所述第二薄膜晶体管，并与所述像素电极采用相同构图工艺同步形成；第二像素电极连接图形连接所述第二栅线和所述第二薄膜晶体管，并与所述像素电极采用相同构图工艺同步形成。
11.根据权利要求10所述的阵列基板的制造方法，其特征在于，所述步骤103之前还包括在第二薄膜晶体管之上形成第一过孔和第二过孔，在第一栅线之上形成第三过孔，在第二栅线之上形成第四过孔，所述第一像素电极连接图形填充于所述第一过孔和所述第三过孔，所述第二像素电极连接图形填充于所述第二过孔和所述第四过孔。
12.根据权利要求8所述的阵列基板的制造方法，其特征在于，当施加到第一栅线上的电压为V时，第二栅线上的电压V2 = V*R1/ (R1+R2)第三栅线上的电压V3 = V*R1*(R1+R2)/(R1*R1+3R1*R2+R2*R2)，其中，Rl为第一栅线的等效电阻、 第二栅线的等效电阻和第三栅线的等效电阻，R2为连接结构的等效电阻，所述第三栅线为与所述第二栅线通过第二栅线与第三栅线间的连接结构连接的栅线；V2 < Vth以及V3 < Vth,或者V2 > Vth以及V3 < Vth，其中，Vth为开启电压阈值。
13.根据权利要求8至12任一所述的阵列基板的制造方法，其特征在于，所述第一栅线和所述第二栅线相邻设置。
14.根据权利要求8至12任一所述的阵列基板的制造方法，其特征在于，所述第一栅线和所述第二栅线隔行设置。
全文摘要
本发明公开了阵列基板及其制造方法。该阵列基板包括基板、形成于基板上的栅线和数据线，所述栅线和所述数据线限定的像素区域内形成有像素电极和第一薄膜晶体管，所述栅线包括第一栅线和第二栅线，所述阵列基板还包括位于显示区域周边的周边区域形成的第二薄膜晶体管和连接结构，所述第一栅线和第二栅线通过第二薄膜晶体管和连接结构相连接。本发明提供的阵列基板及其制造方法，降低了第二栅线上电压的上升时间，从而降低了对第二栅线的充电时间，实现了降低对栅线的充电时间。
文档编号G02F1/1362GK102243404SQ201010175990
公开日2011年11月16日 申请日期2010年5月14日 优先权日2010年5月14日
发明者周伟峰, 明星, 郭建 申请人:北京京东方光电科技有限公司