专利名称：晶体管阵列基板的制作方法
技术领域：
本发明是有关于一种主动组件阵列基板(active component array substrate), 且特别是有关于一种晶体管阵列基板。
背景技术：
在现今的广视角液晶显示器(Liquid Crystal Display, LCD)技术中，如 何解决色偏是一个很重要的课题。详细而言，所谓的色偏是指液晶显示器的画面的色彩随 着视角的改变而变化，造成显示画面在视角增加时会出现画面偏白的情形。为了解决此色 偏问题，目前已提出二种改善色偏的方法。一种方法是在单一像素单元内多制作一个耦合电容。此耦合电容利用电压耦合的 效果，使单一像素单元内的像素电极(pixel electrode能提供不同大小的电场。藉此，产 生不同的液晶分子排列，促使像素单元显示不同的灰阶，以改善色偏问题。然而，这种耦合 电容易因制程参数的改变而受到影响，以至无法精确控制像素电极的电场，进而对液晶显 示器的画面质量造成不良的影响。另一种方法是在单一像素单元内增加一个晶体管，即单一像素单元内会存在两个 晶体管。藉由这两个晶体管，让单一像素单元中的像素电极提供不同大小的电场，以达到 改善色偏的功效。然而，这种作法需要制作大量的扫描线(scan line)，且各条扫描线必 须输入独立波形的信号，所以制作过程十分复杂，而且必须配合客制化的驱动电路(driver IC)，从而大幅增加制作成本。
发明内容
本发明提供一种晶体管阵列基板，以解决上述色偏问题，进而提升液晶显示器的 显不质量。为了达到上述目的，本发明提出一种晶体管阵列基板，其包括一基板、多条扫描 线、多条数据线(data line)以及多个像素单元。这些扫描线、这些数据线以及这些像素单 元皆配置于基板上。各个像素单元包括一第一晶体管、一第二晶体管、一第一像素电极、一 第二像素电极、一第一储存电容(first storage capacitor)以及一第二储存电容。第二 晶体管与第一晶体管电性连接同一条扫描线与同一条数据线，且第二晶体管与第一晶体管 串联。第一像素电极电性连接第一晶体管，而第二像素电极电性连接第二晶体管。第一储 存电容电性连接第一晶体管与第二晶体管，而第二储存电容电性连接第二晶体管。在本发明一实施例中，各个第一晶体管包括一第一栅极(first gate)、一第一源 极(first source)以及一第一漏极(first drain)，而各个第二晶体管包括一第二栅极、 一第二源极以及一第二漏极。在各个像素单元中，第一栅极与第二栅极电性连接同一条扫 描线，第一源极电性连接数据线，第一漏极电性连接第二源极、第一储存电容与第一像素电 极，而第二漏极电性连接第二储存电容与第二像素电极。在本发明一实施例中，上述晶体管阵列基板还包括多条共通线(common line)，其中这些共通线电性连接这些第一储存电容与这些第二储存电容，而这些第一储存电容与这 些第二储存电容皆为架构于这些共通线上的多个储存电容(Cst on common).在本发明一实施例中，其中一条扫描线位于相邻二条共通线之间。其中一条共通 线电性连接第一储存电容，而另一条共通线电性连接第二储存电容。在本发明一实施例中，同一像素单元中的第一储存电容与第二储存电容电性连接 同一条共通线。
在本发明一实施例中，各个像素单元内的第一像素电极与第二像素电极沿着数据线排 成一列。在本发明一实施例中，各个像素单元内的第一像素电极与第二像素电极沿着扫描 线排成一列。在本发明一实施例中，各个第一晶体管的通道宽长比不同于各个第二晶体管的通 道宽长比。在本发明一实施例中，各个第一晶体管的通道宽长比大于各个第二晶体管的通道 宽长t匕。在本发明一实施例中，各个第一像素电极的面积不同于各个第二像素电极的面 积。在本发明一实施例中，各个第一像素电极的面积小于各个第二像素电极的面积。在本发明一实施例中，各个第一储存电容的电容值不同于各个第二储存电容的电容值。在本发明一实施例中，各个第一储存电容的电容值小于各个第二储存电容的电容值。基于上述，藉由各个像素单元的第一晶体管与第二晶体管，本发明可以利用电 容分压原理，让第一像素电极与第二像素电极所各自对应的液晶电容(liquid crystal capacitor)产生不同的馈通电压(feed-through voltage)，进而达到消除色偏的功效。为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附 图式，作详细说明如下。
图IA为本发明第一实施例的晶体管阵列基板的俯视示意图。图IB是一种具有图IA中的晶体管阵列基板的液晶显示面板的电路示意图。图2为本发明第二实施例的晶体管阵列基板的俯视示意图。图3为本发明第三实施例的晶体管阵列基板的俯视示意图。图4是本发明第四实施例的晶体管阵列基板的俯视示意图。
具体实施例方式本发明的实施手段主要是在单一个像素单元内设计二个像素电极，并且利用电容 分压原理，让这二个像素电极所各自对应的液晶电容产生不同的馈通电压，进而消除色偏。 详言之，像素电极会先接收源极输入信号，以对液晶电容进行充电。接着，源极输入信号暂 停输出，让液晶电容开始放电。此时，像素电极的电压会先骤降，之后才会缓缓下降，而上述这段骤降的压差称为馈通电压。承上述，在源极输入信号停止输出，且像素电极的电压骤降之后，此时这些像素电 极会提供用于改变液晶分子排列的像素电压，其中此像素电压基本上约等于源极输入信号 的电压扣掉馈通电压之后的电压。由于这些液晶电容所产生的馈通电压并不相同，所以同 一个像素单元内的这些像素电极会各自产生不同的像素电压，以促使单一个像素单元显示 二种不同的灰阶，进而解决色偏问题。具体而言，请参阅图1A，其为本发明第一实施例的晶体管阵列基板的俯视示意图。 第一实施例的晶体管阵列基板100能与一彩色滤光基板(color filter substrate，未绘 示)组装，并且在晶体管阵列基板100与彩色滤光基板之间填入液晶材料，以形成一液晶显 示面板(IXD Panel，未绘示)。晶体管阵列基板100包括一基板110、多条扫描线120s、多条 数据线120d、多条共通线120c与多个像素单元130。承上述，这些扫描线120s、数据线120d、共通线120c与像素单元130皆配置于基 板110上，而各个像素单元130包括一第一晶体管131、一第二晶体管132、一第一像素电极 133、一第二像素电极134、一第一储存电容135与一第二储存电容136，其中各个像素单元 130内的第一像素电极133与第二像素电极134会沿着数据线120d排成一列，如图IA所
7J\ ο同一像素单元130中的第一晶体管131与第二晶体管132皆电性连接同一条扫描 线120s与同一条数据线120d。详细而言，这些第一晶体管131与第二晶体管132皆为场效 晶体管(Field-Effect Transistor, FET)，所以各个第一晶体管131包括一第一栅极G1、 一第一源极Sl以及一第一漏极D1，而各个第二晶体管132包括一第二栅极G2、一第二源极 S2以及一第二漏极D2。图IB是一种具有图IA中的晶体管阵列基板的液晶显示面板的电路示意图。请参 阅图IA与图1B，液晶显示面板10包括晶体管阵列基板100，而扫描线120s电性连接一栅 极电源Vgl，并传输由栅极电源Vgl所提供的栅极输入信号，其中栅极电源Vgl例如是栅极 驱动集成电路(Gate IC)0在各个像素单元130中，第一栅极Gl与第二栅极G2电性连接同 一条扫描线120s，所以第一晶体管131与第二晶体管132 二者会使用同一组栅极输入信号。 因此，同一个像素单元130内的第一晶体管131与第二晶体管132基本上能被一条扫描线 120s同时开启及关闭。数据线120d电性连接一源极电源Vsl，并传输由源极电源Vsl所提供的源极输入 信号，其中源极电源Vsl例如是源极驱动集成电路(Source IC)。在各个第一晶体管131中， 第一源极Sl电性连接数据线120d，而第一漏极Dl电性连接第二源极S2，所以第一晶体管 131与第二晶体管132串联。因此，各个像素单元130中的第一晶体管131与第二晶体管 132 二者会使用同一组源极输入信号。此外，第一漏极Dl还电性连接第一储存电容135与第一像素电极133，而第二漏极 D2还电性连接第二储存电容136与第二像素电极134，所以第一像素电极133与第一储存 电容135电性连接第一晶体管131，而第二像素电极134与第二储存电容136电性连接第二 晶体管132。此外，第二源极S2还电性连接第一像素电极133，因此第一像素电极133与第 二像素电极134是以第二晶体管132互相电性连接。由于第一漏极Dl电性连接第一储存电容135、第一像素电极133与第二漏极D2，第二漏极D2电性连接第二储存电容136与第二像素电极134，加上第一晶体管131与第二 晶体管132使用同一组栅极输入信号与源极输入信号，因此从数据线120d而来的源极输入 信号能传递至第一像素电极133与第二像素电极134，并且对液晶电容Clcl、Clc2、第一储 存电容135以及第二储存电容136进行充电。这些共通线120c电性连接这些第一储存电容135与第二储存电容136，且第一储 存电容I35与第二储存电容136皆为架构于这些共通线120c上的多个储存电容。各个像 素单元130可以电性连接二条共通线120c，其中一条共通线120c电性连接第一储存电容 135，而另一条共通线120c电性连接第二储存电容136。如此，这些共通线120c能传递共通 电极信号Vcl至液晶电容Clcl、Clc2、第一储存电容135以及第二储存电容136。此外，其 中一条扫描线120s会位于相邻二条共通线120c之间。在液晶显示面板10的运作过程中，当从扫描线120s而来的栅极输入信号开启第 一晶体管131与第二晶体管132时，来自数据线120d的源极输入信号会传递至第一像素电 极133与第二像素电极134，并且对液晶电容Clcl、Clc2、第一储存电容135以及第二储存 电容136进行充电。当从扫描线120s而来的栅极输入信号关闭第一晶体管131与第二晶 体管132时，液晶电容Clcl、Clc2利用电容分压原理分别产生不同的馈通电压。详细而言，在公知液晶显示器的技术中，馈通电压满足以下公式(1)
权利要求
1.一种晶体管阵列基板，其特征在于，包括 一基板；多条扫描线，配置于该基板上； 多条数据线，配置于该基板上； 多个像素单元，配置于该基板上，而各该像素单元包括一第一晶体管；一第二晶体管，与该第一晶体管电性连接同一条扫描线与同一条数据线，且该第二晶 体管与该第一晶体管串联；一第一像素电极，电性连接该第一晶体管； 一第二像素电极，电性连接该第二晶体管； 一第一储存电容，电性连接该第一晶体管与该第二晶体管；以及 一第二储存电容，电性连接该第二晶体管。
2.如权利要求1所述的晶体管阵列基板，其特征在于，各该第一晶体管包括一第一栅 极、一第一源极以及一第一漏极，而各该第二晶体管包括一第二栅极、一第二源极以及一第 二漏极，在各该像素单元中，该第一栅极与该第二栅极电性连接同一条扫描线，该第一源极 电性连接该数据线，该第一漏极电性连接该第二源极、该第一储存电容与该第一像素电极， 而该第二漏极电性连接该第二储存电容与该第二像素电极。
3.如权利要求1所述的晶体管阵列基板，其特征在于，还包括多条共通线，其中该些共 通线电性连接该些第一储存电容与该些第二储存电容，而该些第一储存电容与该些第二储 存电容皆为架构于该些共通线上的多个储存电容。
4.如权利要求3所述的晶体管阵列基板，其特征在于，一条扫描线位于相邻二条共通 线之间，且其中一条共通线电性连接该第一储存电容，另一条共通线电性连接该第二储存 电容。
5.如权利要求3所述的晶体管阵列基板，其特征在于，同一像素单元中的该第一储存 电容与该第二储存电容电性连接同一条共通线。
6.如权利要求1所述的晶体管阵列基板，其特征在于，各该像素单元内的该第一像素 电极与该第二像素电极沿着该数据线排成一列。
7.如权利要求1所述的晶体管阵列基板，其特征在于，各该像素单元内的该第一像素 电极与该第二像素电极沿着该扫描线排成一列。
8.如权利要求1所述的晶体管阵列基板，其特征在于，各该第一晶体管的通道宽长比 不同于各该第二晶体管的通道宽长比。
9.如权利要求8所述的晶体管阵列基板，其特征在于，各该第一晶体管的通道宽长比 大于各该第二晶体管的通道宽长比。
10.如权利要求1所述的晶体管阵列基板，其特征在于，各该第一像素电极的面积不同 于各该第二像素电极的面积。
11.如权利要求10所述的晶体管阵列基板，其特征在于，各该第一像素电极的面积小 于各该第二像素电极的面积。
12.如权利要求1所述的晶体管阵列基板，其特征在于，各该第一储存电容的电容值不 同于各该第二储存电容的电容值。
13.如权利要求12所述的晶体管阵列基板，其特征在于，各该第一储存电容的电容值 小于各该第二储存电容的电容值。
全文摘要
一种晶体管阵列基板，其包括一基板、多条扫描线、多条数据线以及多个像素单元。这些扫描线、这些数据线以及这些像素单元皆配置于基板上。各个像素单元包括一第一晶体管、一第二晶体管、一第一像素电极、一第二像素电极、一第一储存电容以及一第二储存电容。第二晶体管与第一晶体管电性连接同一条扫描线与同一条数据线，且第二晶体管与第一晶体管串联。第一像素电极电性连接第一晶体管，而第二像素电极电性连接第二晶体管。第一储存电容电性连接第一晶体管与第二晶体管，而第二储存电容电性连接第二晶体管。
文档编号G02F1/1343GK102081269SQ20101054574
公开日2011年6月1日 申请日期2010年11月16日 优先权日2010年11月16日
发明者吴纪良 申请人:中华映管股份有限公司, 华映视讯(吴江)有限公司