专利名称：调整输入/输出电路的相位的方法和装置的制作方法
技术领域：
本发明一般涉及集成电路领域，更具体地说，本发明涉及集成电路芯片之间的输入/输出。
背景信息目前，集成电路芯片、如中央处理器(CPU)的输入/输出(I/O)定时测试是采用测试器来执行的。利用仔细校准的多通道测试器，可以测试所有引脚的I/O定时，其中测试器和芯片上锁相环(PLL)共用同一时钟。规范指定的I/O定时是通过练习在测试器设置期间编程的不同“最坏情况”模式获得的。再者，测试器环境被设计为尽可能地模拟真实系统环境。
在测试器环境中测量I/O定时有若干缺点。为了获得非常精确的读数，所有测试器通道都需要极其严格的定时和仔细的校准，增加了测试器成本。尽管如此，还必须为所测量的定时添加保护带以确保规范数字。这就要考虑测试器引入的选通脉冲边缘和时钟脉冲相位差的不确定性。为了避免无限制的缺陷，在规范数字中添加的保护带对电路设计者和系统设计者提出更为严格的要求。
有关保护带的另一个问题是，考虑到测试器和真实系统环境之间的差异，必须添加附加的保护带，因为测试器的测量不可能等同于真实系统行为对I/O定时的影响。因此，电路设计人员在许多情况下要承担源于测试器要求的额外难题。
当集成电路芯片、如CPU无法通过I/O定时测试时，该部件通常被废弃。在许多情况中，该部件的其它所有功能性都在规范要求之内。此外，据观察，相当一部分未通过I/O定时测试的部件是由于相对较小的差额而不合格的。
附图简介下面通过举例而不限于附图的方式对本发明进行说明。
图1是说明根据本发明原理的相位调整电路和I/O缓冲电路的一个实施例的框图。
图2是说明根据本发明原理的延迟电路的一个实施例的框图。
图3是说明根据本发明原理的延迟链电路的一个实施例的示意图。
图4是说明根据本发明原理的延迟电路的另一个实施例的框图。
图5是一个实施例的时序图，说明根据本发明原理测试的输出信号的输出特征的时钟。
图6是根据本发明原理测试的输出信号的输出特征的时钟的另一个实施例的时序图。
图7是说明根据本发明原理测试的输出信号的保持时间的一个图8是说明根据本发明原理测试的输出信号的建立时间的一个图9是说明根据本发明原理、克服有关速度的I/O缺陷的一个图10是说明根据本发明原理、克服输出信号中的I/O缺陷的时序图。
图11是说明根据本发明原理、克服输出信号中的有关速度的缺陷的再一个实施例的时序图。
图12是说明根据本发明原理、克服输出信号中有关速度的I/O缺陷的另一个实施例的时序图。
详细说明本文公开了在I/O电路中使用经校准的延迟元件的方法和装置。在下面说明中，为了透彻地理解本发明，给出大量的特定细节。但是，对于本领域的技术人员，显然不需要采用这些特定细节来实施本发明。另外，一些众所周知的材料或方法将不作细节上的描述，以免妨碍对本发明的理解。
在一个示例实施例中，采用时钟驱动器来为系统中的集成电路芯片之间的时钟I/O数据传输生成系统时钟。本系统中的集成电路芯片接收系统时钟并为各个集成电路芯片中的时钟I/O电路生成内部I/O时钟。在一个实施例中，系统中的各集成电路芯片中至少一个包括相位调整电路，连接它以接收系统时钟和生成与系统时钟之间有可选相位差的内部I/O时钟。也就是说，在本发明的一个实施例中，相位调整电路调整I/O时钟，使之按可选择的量与系统时钟不同相。在本示例实施例中，系统中的其它芯片生成它们各自的I/O时钟，这些时钟均与系统时钟同相。
在一个示例实施例中，相位调整电路利用校准的延迟元件在所生成的I/O时钟中引入与系统时钟的相位差。例如，将校准的延迟元件连接到该相位调整电路的锁相环电路的参考时钟输入端，而将另一个校准的延迟元件连接到该锁相环电路的反馈时钟输入端。利用连接到该锁相环电路的参考时钟输入端和反馈时钟输入端的校准的延迟元件，可以选择性地将相位差引入相位调整电路所生成的I/O时钟。在一个实施例中，集成电路芯片的I/O缓冲电路还包括该I/O缓冲电路的I/O数据通道中的校准的延迟电路。在一个实施例中，校准的延迟元件被包括在I/O数据缓冲电路的输出数据通道中。在另一个实施例中，校准的延迟元件可以被包括在I/O缓冲电路的输入数据通道中。
在一个实施例中，采用相位调整电路来使集成电路的I/O时钟与系统时钟之间产生偏移。这样，使集成电路的I/O缓冲电路以相对于系统中其它集成电路芯片的I/O缓冲电路按可选择的量异相的方式定时。在一个实施例中，集成电路的I/O缓冲电路的I/O数据通道中的校准的延迟元件提供了这样的作用，使至集成电路的输入数据传输以与发自该集成电路的输出数据传输异相的方式定时。
利用根据本发明原理的集成电路芯片的I/O缓冲电路中的相位调整电路和延迟电路，实现了对集成电路芯片的输入和输出数据传输的相位控制。通过调整I/O数据传输的相位，可以执行集成电路芯片的I/O定时测试。此外，集成电路芯片中调整I/O操作的定时的能力使得集成电路芯片能精细地调到满足系统的定时规范要求，否则集成电路芯片无法满足该要求。
作为图示说明，图1是根据本发明原理的系统101的一个实施例的框图。在一个实施例中，系统101包括含有多个集成电路芯片103和105的主板、系统板等。在一个示例实施例中，集成电路芯片103是中央处理器(CPU)而集成电路芯片105是芯片组的芯片。如图1所示，系统101包括时钟驱动器107，它生成通过连接被系统101的集成电路芯片103和105接收的系统时钟109。在图1的示例实施例中，集成电路芯片103包括I/O缓冲电路113，而集成电路芯片105包括I/O缓冲电路115。I/O缓冲电路113和115被彼此连接来实现系统101的集成电路芯片103和105之间的I/O数据传输。在本示例实施例中，I/O缓冲电路115响应I/O时钟149(即锁相环147生成的时钟)进行定时。在本示例实施例中，集成电路芯片105的I/O时钟149与系统时钟109同相。
在本发明的一个示例实施例中，I/O缓冲电路113响应I/O时钟129进行定时。在本示例实施例中，I/O时钟129是由相位调整电路111生成的。在一个实施例中，相位调整电路111可以响应相位控制信息117按可选择的量与系统时钟109异相地生成I/O时钟129。因而，根据本发明的原理，I/O时钟129可以与系统101的其它I/O时钟异相，包括I/O时钟149。
如图1所示，相位调整电路111的一个实施例包括锁相环电路123，经连接而在锁相环电路123的参考时钟输入端经延迟电路125接收系统时钟109。锁相环电路123生成I/O时钟129，它经连接通过延迟电路127在锁相环电路123的反馈时钟输入端被接收。
在图示的实施例中，延迟电路125和127响应相位控制信息117控制I/O时钟129的相位。在一个实施例中，相位控制信息117包括通过连接被延迟电路125接收的前向延迟控制信号119，以及通过连接被延迟电路127接收的反馈延迟控制信号121。
如图中实施例所示，I/O缓冲电路113包括从输入缓冲器137通过锁存器131接收输入数据143的输入数据通道。在图示的实施例中，I/O缓冲电路113的输出数据通道包括输出缓冲器135，它经连接而通过锁存器133接收输出数据145。如图所示，锁存器131和133响应I/O时钟129进行定时。
在一个实施例中，延迟电路139被包括在I/O缓冲电路113的I/O数据通道中。例如，在图1所示的实施例中，延迟电路139连接于输出数据通道的锁存器133和输出缓冲器135之间。在图示的实施例中，延迟电路139响应输出延迟控制信号141在输出数据通道中设置延迟。在另一个实施例中，(未示出)延迟电路139可以被包括在I/O缓冲电路113的输入数据通道中。
在图示的实施例中，锁相环电路147在参考时钟输入端接收系统时钟109，与系统时钟109同相地产生I/O时钟149，并且I/O时钟149在锁相环电路147的反馈输入端被接收。集成电路芯片105的I/O缓冲电路115包括经连接通过锁存器153接收输出数据161的输出缓冲器157。I/O缓冲电路115包括输入缓冲器155，输入数据159通过它而经锁存器151被接收。如图所示，锁存器151和153响应I/O时钟149进行定时。
应当指出，缓冲电路135、137、155以及157在图1中被表示为驱动器电路。但是应明白，根据本发明的原理，缓冲电路135、137、155和157也可以其它电路的形式实现，如反相器等。
图2是说明根据本发明原理的延迟电路225的一个实施例的框图。在一个实施例中，根据本发明的原理，可以采用图2的延迟电路225来替代图1的延迟电路125和/或127。再次参考图2，延迟电路225响应输入209和延迟的控制219产生经校准的延迟的输出229。具体来说，延迟电路225包括锁相环电路265，在锁相环电路265的参考时钟输入端接收输入209。如图所示，锁相环电路265还在锁相环电路265的反馈时钟输入端接收延迟的输出229。在一个实施例中，经阻抗匹配电路263在锁相环电路265的参考时钟输入端接收输入209。阻抗匹配电路263被利用来使锁相环电路265的参考时钟输入端的输入阻抗与锁相环电路265的反馈时钟输入端的输入阻抗匹配。
在图2所示的实施例中，锁相环电路265产生与输入信号209同相的振荡信号。锁相环电路265所生成的振荡信号经连接被相位检测器267的一个输入端以及延迟链电路275的输入端接收。如说明的实施例中所述，延迟链电路275生成多个至少[n？]的输出279。如下面讨论的，延迟链电路275包括一个延迟电路链。该链中的各个延迟电路的输出是所述多个输出279之一。在一个实施例中，延迟链电路275中的各个延迟电路在延迟链电路275的输入端接收的振荡信号中引入附加的Δt延迟。因此，所述多个输出279中的第一个输出引入Δt延迟，所述多个输出279中的第二个输出引入2Δt延迟...，而所述多个输出279的第n个输出把nΔt延迟引入延迟链电路275的输入端接收的振荡信号中。
在本发明的一个实施例中，相位检测器267的第二输入端经连接而接收延迟链电路的所述至少n个输出279之一的第n个输出。在一个实施例中，该第n个输出被校准，使得第n个输出是按一个时钟周期延迟的锁相环电路265产生的振荡信号。例如，如果锁相环电路265生成的振荡信号具有频率f，则锁相环电路265所生成的振荡信号的时钟周期则等于1/f。因此，如果例如锁相环电路265所生成的振荡信号等于200兆赫，则该信号的时钟周期等于5纳秒。
在图示的实施例中，相位检测器267的输出由递增/递减计数器269接收。在一个实施例中，递增/递减计数器269被配置为响应相位检测器267的输出而进行调整。由此，当锁相环电路265所生成的振荡信号与经过校准而按一个时钟周期延迟的延迟链电路275的第n个输出不同相时，递增/递减计数器相应地递增或递减。在一个实施例中，校准控制信号271由递增/递减计数器269输出并经连接被校准控制器273接收。在一个实施例中，校准控制器273生成偏置控制信号277，该信号经连接被延迟链电路275的延迟电路组件接收。响应偏置控制信号277，调整延迟链电路275中的延迟电路元件中每一个的Δt延迟。因此，当延迟链电路275的第n个输出已被校准为按锁相环电路265生成的振荡信号的一个时钟周期延迟时，递增/递减计数器269就已经稳定，而校准控制信号271将控制校准控制器273来维持偏置控制信号277。因此，根据本发明的原理，延迟链电路275得以校准。应当理解，延迟链电路275提供的延迟与处理-电压-温度上的变化不相关。
在一个实施例中，采用延迟控制信号219来控制或选择延迟输出229中生成的延迟量。例如，在一个实施例中，延迟控制器281经连接而接收延迟控制信号219并且生成用于控制选择电路285的适当选择信号，所述选择电路经连接而接收延迟链电路275的多个至少n个输出279。在一个实施例中，选择电路285为复用器型电路，用于选择多个至少n个输出279之一[？？？？？？？？]的延迟输出229。在一个实施例中，利用内插器283，可以为延迟输出229提供更高的分解度，内插器283经连接而响应延迟控制器281从选择电路285接收多个输出。在一个实施例中，内插器283通过将延迟链电路275的Δt延迟增量分成更细微的延迟增量来产生延迟输出229。在一个实施例中，内插器283所提供的内插是通过利用抽头驱动器权重或强度的编程组合将延迟组件的输入抽头和输出抽头短接来提供的。该校准的延迟组件和内插器提供产生在核心相位大小内的精细延迟调整的能力。应当指出，校准的延迟的总量可以通过在时钟生成通道中添加锁存器来按核心相位的整数倍递增。
图3是说明根据本发明原理的延迟链电路375的一个实施例的示意图。在一个实施例中，根据本发明的原理，图3的延迟链电路375可以用来替代图2的延迟链电路275。如图3所示的实施例中所述，延迟链电路375包括多个至少n个延迟电路组件，图中表示为按顺序连接的389A、389B和389C。如图所示，延迟电路组件389A接收输入387并生成延迟的输出379A。延迟的输出379A经连接被延迟电路组件389B接收，该延迟电路组件输出延迟的输出379B，...，等等。第n个延迟电路组件389C输出延迟的输出379C。应理解，在一个实施例中，延迟链电路375可包括多于n个的延迟电路组件。
如上所述，在一个实施例中，第n个延迟电路组件389C的延迟的输出379C是在输入端387接收的按一个时钟周期t延迟的信号。在一个实施例中，延迟链电路375中的各个延迟电路组件389A、389B和389C引入Δt的延迟。因此，延迟电路组件389A的输出379A被延迟1t/n，延迟电路组件389B的输出379B引入延迟2t/n，依此类推，延迟电路组件389C的延迟的输出379C被延迟nt/n或者t。
如图3所示，延迟电路组件389A包括经连接以接收输入387的缓冲器391。应当理解，图3所示的实施例中，缓冲器391被表示为驱动器电路。但是，缓冲器391还可以用其它类型的电路来实现，例如反相器电路等。如上述实施例所述，缓冲器391的输出通过开关393A和393B连接到电容器395，而该电容器连接到地线。在一个实施例中，开关393A和393B是P沟道和N沟道晶体管，它们提供与电容器395的可变电阻连接。在一个实施例中，开关393A和393B提供的可变电阻是分别响应偏置信号VBIASP 377A和VBIASN 377B来控制的。
工作中，延迟电路组件389A可以通过减小开关393A和393B所提供的电阻来提供增大的延迟。反之，分别响应偏置控制信号VBIASP 377A和VBIASN 377B，延迟电路组件389A可以通过增大开关393A和393B所提供的电阻来提供减小的延迟。如图3所示，延迟链电路375的其它电路延迟组件389B和389C的原理基本类似于延迟电路组件389A的原理。
图4是根据本发明原理的延迟电路439的一个实施例的框图。在一个实施例中，图4的延迟电路439可用来替代图1的延迟电路139。应当理解，延迟电路439的一个实施例与图2的延迟电路225的实施例有许多相似之处。再参考图4，延迟电路439在延迟链电路475的输入端接收输入409。延迟链电路475产生多个至少n个延迟的输出，如479A、479B和479C所示。类似于图2的延迟链电路275或图3的延迟链电路375，所述多个输出中的第n个479C按一个时钟周期t延迟输入409。在一个实施例中，图3的延迟链电路可用来替代图4的延迟链电路475。如上述实施例所述，校准控制信号471被校准控制器473接收，该控制器生成偏置控制信号477A和477B，它们经连接被延迟链电路475接收。在一个实施例中，偏置控制信号477A和477B用于校准所述多个至少10个的输出479A、479B和479C，使得第n个输出479C按一个时钟周期t延迟输入409。在一个实施例中，校准控制信号471是校准控制信号271，后者是由图2的递增/递减计数器269生成的。再参考图4，延迟控制信号441被延迟控制器481接收，该延迟控制器481生成适合于选择电路485和内插器483的控制信号。在一个实施例中，选择电路485经连接接收延迟链电路475的多个至少n个输出479A、479B和479C。在一个实施例中，未包括内插器483，而采用选择电路485来选择多个至少n个输出479A、479B或479C中适合的一个作为延迟的输出429。在另一个实施例中，内插器483经连接从选择电路485接收一对输出。在此实施例中，内插器483通过将延迟链电路475的输出之间的延迟Δt划分成更细微的延迟增量来对延迟的输出429增加附加的分解度。
根据本发明原理用于I/O电路的相位调整电路的实施例可以运用于各种应用，包括例如集成电路芯片、如CPU的I/O定时测试，或者调整或微调集成电路芯片的I/O操作的定时，使得芯片功能处于规范要求的范围内。为了说明，假定例如图1的集成电路芯片103是CPU而集成电路芯片105是芯片组的芯片，系统101是主板，上面安装了集成电路103和集成电路105以及时钟驱动器107。本发明的实施例可用于测试定时参数，如输出时间、保持时间或建立时间的最小和最大时钟。再简单参考图1，输出时间的时钟指集成电路芯片103的I/O时钟129的时钟上升沿之后驱动器135的输出处出现输出数据所需的时间量。为了说明，假定集成电路芯片103是CPU而集成电路芯片105是芯片组。图5表示的是本发明一个实施例的时序图，其中可以根据本发明的原理来测试输出时间的最小时钟(TCO-MIN)。具体地说，波形529A表示CPU时钟，而波形535A表示在缓冲电路135的输出端出现的相应输出数据周期。如图所示，CPU时钟529A的上升沿597A对应于CPU输出数据波形535A的周期n-1至周期n的过渡。波形549表示芯片组时钟。如图所示，芯片组时钟549的上升沿599出现在CPU输出数据535A的周期n期间。图5中表示出输出参数TCO-MIN 502A的最小时钟，它是芯片组时钟549的上升沿599与CPU输出数据533A中周期n向周期n+1过渡的时间之间的时间量。
根据本发明的原理，可以通过使CPU时钟529A移相来测试输出定时参数的最小时钟。例如，波形529B表示CPU时钟被移相而与芯片组时钟549有Δt的相位差。在一个实施例中，通过调整前向延迟控制信号119来添加比反馈延迟控制信号121更多的延迟，使CPU时钟529B移相或如图所示相对于芯片组时钟549被往回拉。在一个实施例中，反馈延迟控制信号121被配置为在此情况中不增加延迟。再参考图5，CPU时钟529B的时钟上升沿597B导致新CPU输出数据535B的周期n-1至周期n之间的相应过渡。如图所示，芯片组时钟549的时钟上升沿599仍出现在CPU输出数据535B的周期n内。但是，输出定时参数新TCO-MIN 502B的最小时钟现在小于原TCO-MIN 502A。在一个实施例中，根据本发明的原理，可以强使输出定时参数的最小时钟导致系统故障，以便测试CPU I/O定时通道。
图6表示时序图，说明根据本发明原理测试的输出定时参数的最大时钟。具体来说，所示CPU时钟629A具有时钟上升沿697A，导致CPU输出数据635A从周期n-1至周期n的过渡。如图所示，芯片组时钟649的时钟上升沿699出现在CPU输出数据635A的周期n期间，因此输出数据可以被芯片组适当地锁存。图6中以TCO-MAX 602A表示输出定时参数的最大时钟，它是芯片组时钟649的时钟上升沿与CPU输出数据635A上周期间的相应过渡之间的时间量。
在图示的实施例中，通过使CPU时钟629B移相成与芯片组时钟649异相来测试输出定时参数的最大时钟。在图示实例中，通过相对于反馈延迟控制信号121增加前向延迟控制信号119，使CPU时钟629B相对于芯片组时钟649被推出Δt。在一个实施例中，反馈延迟控制信号121被设置成在此情况中不增加延迟。因此，CPU时钟629B的时钟上升沿697B导致CPU输出数据635B从周期n-1至周期n的过渡。因此，输出定时参数的更新后的最大时钟TCO-MAX602B如图6所示。在一个实施例中，根据本发明的原理，强使TCO-MAX 602B导致系统故障，以便测试CPU定时通道。在一个实施例中，当芯片组时钟649的时钟上升沿699不出现在CPU输出数据635B的周期n内时，系统会发生故障。
图7是说明根据本发明原理、从芯片组发送数据到CPU的保持时间定时参数的一个实施例的时序图。具体地说，图7表示芯片组时钟749的时钟上升沿797导致从芯片组输出数据757的周期n-1至周期n的相应过渡。如图所示，原CPU时钟729A的时钟上升沿799A出现在芯片组输出数据757的周期n期间。因此，数据可以被CPU适当地锁存。在图7中，把保持时间定时参数表示为T-HOLD 702A，它是原CPU时钟729A的时钟上升沿799A与芯片组输出数据757从周期n至周期n+1过渡的时间之间的时间。为了测试保持时间定时参数，通过相对于反馈延迟控制信号121增加前向延迟信号119来使CPU时钟相对于芯片组时钟749推出。在一个实施例中，反馈延迟控制信号121被设置为在此情况中不增加任何延迟。因此，新CPU时钟729B表示该CPU时钟的时钟上升沿相对于芯片组时钟749被推出了附加的Δt。所示的新CPU时钟729B的时钟上升沿799B出现在输出数据757的周期n期间，由此数据可以适当地从芯片组被CPU锁存。在图7中，把新保持时间定时参数表示为新T-HOLD702B，它是新CPU时钟729B的时钟上升沿799B与芯片组输出数据757从周期n至周期n+1的过渡之间的时间量。在一个实施例中，可以强使新T-HOLD 702B定时参数导致系统故障，以便测试CPU I/O定时通道。在一个实施例中，如果新CPU时钟729B的时钟上升沿799B未出现在芯片组输出数据757的周期n内，则会发生系统故障。
图8表示说明根据本发明原理测试从芯片组向CPU传输的数据的建立时间定时参数的时序图。如图所示，芯片组时钟849的时钟上升沿897导致芯片组输出数据857从周期n-1至周期n的过渡。此时，前向延迟控制信号119和反馈延迟控制信号121都被设置为零。如图8所示，原CPU时钟829A的时钟上升沿899A出现在芯片组输出数据857的周期n期间。因此，此时不会有系统故障。在图8中，分开建立定时参数表示为原T-SETUP 802A，它是芯片组输出数据857的周期之间的过渡到该CPU时钟的后续相应时钟上升沿的时间量。在一个实施例中，根据本发明的原理，可以通过使CPU时钟移相成与芯片组时钟849异相来测试启动时间参数。在图8中，通过相对于前向延迟控制信号119增加反馈延迟控制信号121以使新CPU时钟829B相对于芯片组时钟849拉入(pull in)Δt。在一个实施例中，反馈延迟控制信号119在此情况中被设置为零。在图8中，新建立时间定时参数被表示为新T-SETUP 802B，它是芯片组输出数据857的周期之间的过渡到新CPU时钟829B的后续对应时钟上升沿899B的时间量。在一个实施例中，根据本发明的原理，可以强使新T-SETUP参数802B导致系统故障，以便测试CPU I/O定时通道。在一个实施例中，通过未出现在芯片组输出数据857的周期n内的时钟上升沿899B可以触发系统故障。
图9是说明集成电路芯片的时序图，该集成电路芯片包括与I/O电路相关的相位调整电路，该I/O电路被调整为允许该集成电路芯片在I/O定时通道发生故障时在系统中适当地工作。例如，根据本发明的原理，假定该集成电路芯片是CPU而数据在主板上的CPU和芯片组之间传输。例如，图9表示原CPU时钟929A的时钟上升沿997A导致CPU输出数据935A从周期n-1至周期n的相应过渡。在此实例中，前向延迟控制信号119和反馈延迟控制信号121此时设置为等于零。
在此实例中，假定安装CPU和芯片组的系统中存在定时故障。因此，芯片组时钟949与原CPU时钟929A异相，如图9所示。因此，芯片组时钟949的时钟上升沿未出现在原CPU输出数据935A的周期n内。在一个实施例中，时钟上升沿999未出现在原CPU输出数据935A的周期n期间就会导致系统故障。本发明之前，呈现这种定时特性的系统就会因这种系统故障而被废弃。
为了改善这种情况，可以根据本发明的原理调整CPU时钟的这个相位，使得系统不再出现故障。具体地说，图9表示新CPU时钟929B，它的时钟沿997B通过用前向延迟控制信号119增加Δt使它相对于芯片组时钟949推出。在一个实施例中，反馈延迟控制信号121此时被设置为零。结果，也使导致新CPU输出数据935B从周期n-1至周期n过渡的时钟上升沿997B推出。因而，芯片组时钟949的时钟上升沿999现在出现在新CPU输出数据935B的周期n内，由此使系统在I/O传输期间不再出现故障。在一个实施例中，把CPU时钟的相位调整一个足够小的量，使得反方向的数据通信仍处于I/O定时的容差内。因而，包括根据本发明原理具有与I/O电路相关的相位调整电路的集成电路芯片的系统就不必废弃。
在另一个实例中，图10表示CPU时钟1029A的时钟上升沿1097A导致CPU输出数据1035A从周期n-1至周期n的过渡。在图10所示实例中，芯片组时钟1049与原CPU时钟1029A同相，但是芯片组时钟1049的时钟上升沿1099未出现在CPU输出数据1035A的周期n内。
在所示实施例中，将新CPU时钟1029B的相位按Δt调整，使得通过反馈延迟控制信号121增加Δt，从而使CPU时钟1029B相对于芯片组时钟1049拉入Δt。在一个实施例中，前向延迟控制信号119此时被设置为零。如图所示通过使新CPU时钟1029B拉入Δt，新CPU输出数据1035B也相应地拉入。结果，时钟上升沿1099现在出现在新CPU输出数据1035B的周期n内，由此校正前面所述的系统故障。在一个实施例中，将新CPU时钟1029B移动足够小的量Δt，使得从系统中其它芯片到CPU的数据通信仍在定时容差内，从而不会导致系统故障。
图11是说明芯片组时钟1149的时钟上升沿1197导致芯片组输出数据1157从周期n-1至周期n的过渡的时序图。在图11所示的实施例中，原CPU时钟1129A与芯片组时钟1149同相，但是因为原CPU时钟1129A的时钟上升沿1 199A未出现在芯片组输出数据1157的周期n内，所以有系统故障。为了校正此系统故障，移动新CPU时钟1129B以使之与芯片组时钟1149按Δt异相。在一个实施例中，通过对前向延迟控制信号119增加Δt的延迟来移动新CPU时钟1129B。在一个实施例中，反馈延迟控制信号121此时被设置为零。结果，新CPU时钟1129B相对于芯片组时钟1149推出Δt，导致新CPU时钟1129B的时钟上升沿1199B出现在芯片组输出数据1157的周期n内。因此，根据本发明原理校正了前面所述的系统故障。在一个实施例中，新CPU时钟1129B按足够小的量Δt偏移，使得从CPU到芯片组的数据通信维持在定时容差之内，所以不出现系统故障。
图12是说明另一种情况的时序图，其中芯片组时钟1249与原CPU时钟1229A异相，同时前向延迟控制信号119和反馈延迟控制信号121均设置为零。在一个实施例中，由于系统的时钟定时通道的故障，可能导致芯片组时钟1249和原CPU时钟1229A之间的相位差。如图所示，芯片组时钟1249的时钟上升沿1297导致芯片组输出数据1257从周期n-1至周期n的过渡。因为原CPU时钟1229A与芯片组时钟1249不同相，原CPU时钟1229A的时钟上升沿1299A未出现在芯片组输出数据1257的周期n内，因而导致从芯片组到CPU的输入数据传输的系统故障。
为了校正从芯片组输入CPU数据时的系统故障，根据本发明的原理，将新CPU输入时钟1229B的相位按Δt 1202A调整。在一个实施例中，通过对反馈延迟控制信号121增加Δt使新CPU时钟1229B相对于芯片组时钟1249拉入。在一个实施例中，前向延迟控制信号119此时被设置为零。由于将新CPU时钟1229B的相位按Δt 1202A进行相移，新CPU时钟1229B的时钟上升沿1229B出现在芯片组输出数据1257的周期n内。因此，CPU至芯片组的输入现在是可行的且不会导致前面所述的系统故障。
在一个实施例中，也按Δt 1202C调整来自CPU的数据输出的相位，使得当从CPU向系统中的其它芯片发送数据时不会有系统故障。例如，可能有如下情况如用于CPU输入的新CPU时钟1229B所示，使CPU时钟拉入Δt 1202A会导致CPU输出的系统故障。因此，用于从CPU输出数据的有效CPU时钟表示成有效CPU时钟1229C。在一个实施例中，通过对图1所示的I/O电路113中的输出延迟控制信号141增加Δt 1202C的延迟，从而按Δt 1202C调整有效CPU时钟1229C的相位。在所示实施例中，根据输出延迟控制信号141的控制，延迟电路139通过输出缓冲器135将数据输出延迟Δt1202C。在图12所示的实施例中，用于CPU输出的有效CPU时钟1229C已经被调整为与原CPU时钟1229A同相。因此，根据本发明的原理，即使新CPU时钟1229B的相位被拉后Δt 1202A，CPU数据输出的相位也有效地不变。
在上面的详细说明中，参考示范性实施例描述了本发明的方法和装置。但是，显然在不背离本发明的更广义的范围和精神的前提下，可以对其进行修改和变更。因此本说明仅仅是说明性的，而非限定性的。
权利要求
1.一种装置，它包括经连接而接收系统时钟和相位控制信息的相位调整电路，所述相位调整电路用于生成与所述系统时钟之间有可选择的相位差的第一输入/输出(I/O)时钟；响应所述第一I/O时钟进行定时来锁存所述装置的I/O数据的I/O缓冲电路，所述I/O缓冲电路经连接而锁存往返于远程装置的远程I/O缓冲电路的I/O数据，所述远程I/O缓冲电路响应基本上与系统时钟同相的远程I/O时钟进行定时。
2.如权利要求1所述的装置，其特征在于，所述相位调整电路包括用于生成所述第一I/O时钟的第一锁相环电路；与所述第一锁相环电路的参考时钟输入端连接的第一延迟电路，所述第一延迟电路经连接而接收所述系统时钟以及经连接而响应所述相位控制信息使所述系统时钟延迟；以及与所述第一锁相环电路的反馈时钟输入端连接的第二延迟电路，所述第二延迟电路经连接而接收所述第一I/O时钟以及经连接而响应所述相位控制信息使所述第一I/O时钟延迟。
3.如权利要求2所述的装置，其特征在于，所述相位控制信息包括经连接而被所述第一延迟电路接收的第一延迟控制信号；以及经连接而被所述第二延迟电路接收的第二延迟控制信号。
4.如权利要求1所述的装置，其特征在于，所述I/O缓冲电路包括在所述I/O缓冲电路的I/O数据通道中连接的第三延迟电路，所述第三延迟电路经连接而接收第三延迟控制信号，所述第三延迟电路经连接而响应所述第三延迟控制信号使所述I/O缓冲电路的I/O数据延迟。
5.如权利要求4所述的装置，其特征在于，所述I/O数据通道包括响应所述第一I/O时钟进行定时的含有输出缓冲器的I/O缓冲电路和输出数据锁存器的输出数据通道。
6.如权利要求4所述的装置，其特征在于，所述I/O数据通道包括响应所述第一I/O时钟进行定时的含有输入缓冲器的I/O缓冲电路和输入数据锁存器的输入数据通道。
7.如权利要求2所述的装置，其特征在于，所述第一和第二延迟电路中至少一个包括经连接而在所述第二锁相环电路的参考时钟输入端接收输入时钟信号的第二锁相环电路，所述第二锁相环电路生成具有周期T并且与所述输入时钟信号同相的振荡信号；经连接而从所述第二锁相环电路接收所述振荡信号的第一延迟链电路，所述第一延迟链电路包括至少N个输出的链，所述链的N个输出中的每个相继的输出经连接而输出振荡信号，所述振荡信号相对于所述N个输出的链的相邻上游输出具有额外(1/N)×T的延迟；经连接而接收所述第一延迟链电路的至少N个输出的链的第一选择电路，所述第一选择电路经连接而响应延迟控制信号来选择所述至少N个输出的链中的至少一个，其中反馈时钟输入端经连接而响应所述第一延迟链电路的至少N个输出的链中所选择的至少一个而接收延迟的时钟信号。
8.如权利要求7所述的装置，其特征在于还包括内插器电路，该电路经连接而从所述第一选择电路接收所述第一延迟链电路的所述至少N个输出中的一对，所述内插器电路经连接而响应所述延迟控制信号以输出所述延迟的时钟信号。
9.如权利要求7所述的装置，其特征在于还包括校准电路，该电路经连接而接收所述振荡信号，而且连接到所述第一延迟链电路，而且经连接而校准所述第一延迟链电路。
10.如权利要求9所述的装置，其特征在于，所述校准电路包括相位检测器，它经连接而从所述第二锁相环电路接收所述振荡信号，并且经连接而从所述第一延迟链电路的至少N个输出的链中的第N个输出接收延迟的振荡信号；递增/递减计数器，它连接到所述相位检测器的输出端；以及校准控制器，它经连接而从所述递增/递减计数器接收校准控制信号，并且经连接而生成校准偏置信息，该信息通过连接被所述第一延迟链电路接收。
11.如权利要求7所述的装置，其特征在于，所述第一延迟链电路包括至少N个可变电阻-电容(RC)电路的链，它们以串联方式连接而输出所述第一延迟链电路的至少N个输出的链。
12.如权利要求4所述的装置，其特征在于，所述第三延迟电路包括经连接而接收输入信号的第二延迟链电路，所述第二延迟链电路包括多个输出的链，所述多个输出的链的每个相继输出经连接而输出延迟的输入信号，所述延迟的输入信号相对于所述多个输出的链中的相邻上游输出有额外的增量延迟；经连接而接收所述第二延迟链电路的多个输出的链的第二选择电路，所述第二选择电路经连接而响应所述第三延迟控制信号以选择所述多个输出的链中至少一个，其中延迟的输出信号是响应所述选择的所述第二延迟链电路的多个输出的链中至少一个而生成的。
13.如权利要求12所述的装置，其特征在于还包括经连接而从所述第二选择电路接收所述第二延迟链电路的多个输出中的一对的第二内插器电路，所述第二内插器电路经连接而响应所述第三延迟控制信号以输出延迟的输出信号。
14.如权利要求12所述的装置，其特征在于还包括经连接而响应校准控制信号校准第二延迟链电路的第二校准电路。
15.一种系统，它包括经连接而生成系统时钟的时钟驱动器电路；包括第一输入/输出(I/O)缓冲电路和第一锁相环电路的第一芯片，所述第一锁相环电路经连接以接收所述系统时钟以及经连接以生成第一I/O时钟，后者经连接而为所述第一I/O缓冲电路定时，所述第一I/O时钟基本上与所述系统时钟同相；以及包括第二I/O缓冲电路的第二芯片，所述第二I/O缓冲电路连接到所述第一I/O缓冲电路，从而在所述第一和第二芯片之间传送I/O数据，所述第二芯片包括相位调整电路，该电路经连接以接收所述系统时钟以及经连接以生成第二I/O时钟，该时钟经连接而为所述第二I/O缓冲电路定时，所述第二I/O时钟与所述系统时钟之间有可选择的相位差。
16.如权利要求15所述的系统，其特征在于，所述第二芯片还包括所述第二I/O缓冲电路的I/O数据通道中的延迟电路，所述延迟电路经连接而接收延迟控制信号，所述延迟电路经连接而响应所述延迟控制信号，使所述第一和第二芯片之间的I/O数据传送延迟。
17.如权利要求16所述的系统，其特征在于，所述延迟电路包括校准控制器，所述校准控制器响应计数器输出而提供基本上与处理-电压-温度变化无关的I/O数据传送的延迟。
18.如权利要求15所述的系统，其特征在于，所述相位调整电路包括经连接而生成第二I/O时钟的锁相环电路；连接到所述锁相环电路的参考时钟输入端以及经连接而接收所述系统时钟的前向延迟电路，所述前向延迟电路经连接而响应前向延迟控制信号，使参考时钟输入与接收所述系统时钟之间产生延迟；以及连接到所述锁相环电路的反馈时钟输入端以及经连接而接收所述第二I/O时钟的反馈延迟电路，所述反馈延迟电路经连接而响应反馈延迟控制信号，使所述反馈时钟输入与接收所述第二I/O时钟之间产生延迟。
19.如权利要求18所述的系统，其特征在于，所述前向和反馈延迟电路包括校准控制器，所述校准控制器响应计数器输出而提供基本上与处理-电压-温度变化无关的相应时钟信号的延迟。
20.如权利要求18所述的系统，其特征在于，所述前向和反馈延迟电路中至少一个包括连接到相位检测器的输出端的计数器，所述相位检测器经连接而检测振荡信号和延迟的振荡信号之间的相位差，连接的延迟链电路所生成的延迟振荡信号比所述振荡信号延迟了所述振荡信号的至少一个周期。
21.一种方法，它包括响应系统时钟而生成第一输入/输出(I/O)时钟，从而为第一芯片的第一I/O缓冲器定时；调整所述第一I/O时钟的相位而使之与所述系统时钟不同相；在所述第一芯片的所述第一I/O缓冲器与第二芯片的第二I/O缓冲器之间传送I/O数据，所述第二I/O缓冲器响应基本上与所述系统时钟同相的第二I/O时钟被定时。
22.如权利要求21所述的方法，其特征在于还包括对照所述系统时钟校准延迟电路。
23.如权利要求22所述的方法，其特征在于，校准所述延迟电路包括利用所述延迟电路使所述系统时钟延迟至少一个时钟周期；测量所述系统时钟与延迟的系统时钟之间的相位差；以及调整所述延迟电路，使得所述延迟的系统时钟与所述系统时钟基本上同相。
24.如权利要求21所述的方法，其特征在于还包括调整所述第一芯片的所述第一I/O缓冲器的I/O数据通道的延迟，使得通过所述第一I/O缓冲器的所述I/O数据通道的I/O数据传输与所述第一I/O时钟不同相。
25.如权利要求24所述的方法，其特征在于，所述第一I/O缓冲器的所述I/O数据通道包括所述第一I/O缓冲器的输出数据通道。
26.如权利要求24所述的方法，其特征在于，所述第一I/O缓冲器的所述I/O数据通道包括所述第一I/O缓冲器的输入数据通道。
27.如权利要求21所述的方法，其特征在于还包括测试包含所述第一和第二芯片的系统中有关速度的I/O故障，具体步骤是，调整所述第一I/O时钟的相位以使之与所述系统时钟不同相，并在所述第一和第二I/O缓冲器之间传送所述I/O数据，直到有I/O数据传输故障为止。
28.如权利要求21所述的方法，其特征在于还包括克服包含所述第一和第二芯片的系统中有关速度的I/O故障，具体步骤是，调整所述第一I/O时钟的相位以使之与所述系统时钟不同相，直到所述第一和第二芯片之间有成功的I/O数据传输为止。
29.一种装置，它包括经连接而接收系统时钟和相位控制信息的相位调整装置，所述相位调整装置用于生成与所述系统时钟之间有可选择的相位差的第一输入/输出(I/O)时钟；响应所述第一I/O时钟而定时以锁存所述装置的I/O数据的I/O缓冲器装置，所述I/O缓冲器装置用于锁存往返于远程装置的远程I/O缓冲器装置的I/O数据，所述远程I/O缓冲器装置响应基本与系统时钟同相的远程I/O时钟而定时。
30.如权利要求29所述的装置，其特征在于，所述相位调整装置包括用于生成所述第一I/O时钟的第一锁相环装置；与所述第一锁相环装置的参考时钟输入端连接并经连接而接收所述系统时钟的第一延迟装置，所述第一延迟装置用于响应所述相位控制信息而使系统时钟延迟；以及与所述第一锁相环装置的反馈时钟输入端连接并且经连接而接收第一I/O时钟的第二延迟装置，所述第二延迟装置用于响应所述相位控制信息而使所述第一I/O时钟延迟。
全文摘要
用于集成电路芯片的输入/输出电路的输入/输出时钟相位调整电路。在一个实施例中，集成电路芯片包括经连接以接收系统时钟的相位调整电路。相位调整电路生成输入/输出时钟，该时钟经连接被集成电路芯片的输入/输出电路接收，用于系统中的输入/输出数据传输。相位调整电路包括经连接而通过第一延迟电路接收系统时钟的锁相环电路。该锁相环电路所生成的输入/输出时钟通过第二延迟电路在锁相环电路的反馈时钟输入端被接收。第一和第二延迟电路被用于相对于系统时钟控制锁相环电路所生成的输入/输出时钟的相位。在一个实施例中，集成电路的输入/输出电路的输入/输出数据通道中包含第三延迟电路。所述第三延迟电路使来自该集成电路的输入和输出数据传输能以与系统时钟异相的方式定时。
文档编号G01R31/28GK1528051SQ01813919
公开日2004年9月8日 申请日期2001年6月7日 优先权日2000年6月26日
发明者K·王, G·泰勒, S·金, C·－Y·曹, C·林, K 王, げ 申请人:英特尔公司