专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，具体地说，涉及具有补救坏位用的备用存储单元的半导体存储装置。更具体地说，本发明涉及能够正确检测坏地址编程的编程缺陷的半导体存储装置。
背景技术：
图24概略地表示以前的半导体存储装置主要部分的结构。在图24中，半导体存储装置包括排列成矩阵状的含有多个正常存储单元的正常阵列900、含有补救该正常阵列900中的坏存储单元用的备用存储单元的备用阵列902、根据内部地址信号intAD选择正常阵列900的存储单元行的正常行选择回路904、存贮正常阵列900的坏地址在内部地址信号intAD指定了坏地址时生成备用行使能信号SRE并指定备用阵列902的备用存储单元行的备用地址编程回路906、根据坏地址编程回路906的输出信号把与备用阵列902对应的备用存储单元行驱动为选择状态的备用选择回路908。
在坏地址编程回路906中，对分别指定备用阵列902的多行备用存储单元的坏地址进行编程的情况下，分别对应这些坏地址，生成指示内部地址信号intAD是否指定了坏地址的信号，通过这些信号的OR运算，生成备用行使能信号SRE。分别对应于坏地址配置备用字线。
备用行使能信号SRE一旦激活，正常行选择回路904的行选择动作便被禁止。因而，在正常阵列900中，当坏存储单元行被地址指定时，备用阵列902的备用存储单元行被驱动为选择状态。坏的正常存储单元行被备用存储单元行置换，等价地补救了坏存储单元行。这样，便补救了坏存储单元行，使产品的成品率得以改善。
在该备用阵列902中，除对坏存储单元行进行补救的备用行以外，为了置换正常阵列900中的坏存储单元列进行补救，还设置备用列。
图25表示例如在特开平11-203888号公报中公开的坏地址编程回路的结构。在该图25所示的坏地址编程回路906中，根据行地址位RA0-RAn和反相行地址位/RA0-/RAn确定是否指定了坏地址。
在图25中，该坏地址编程回路906包括在各自栅极上接受行地址位RA0-RAn的N沟道MOS晶体管TR0-TRn；在各自栅极上接受反相行地址位/RA0-/RAn的N沟道MOS晶体管ZTR0-ZTRn；分别连接在MOS晶体管TR0-TRn和判定节点912之间的熔丝元件FU0-FUn；分别连接在MOS晶体管ZTR0-ZTRn和判定节点912之间的熔丝元件ZFU0-ZFUn；和根据预充电指示信号ZPR把判定节点912充电到电源电压Vcc电平的P沟道MOS晶体管910。从该判定节点912输出备用行使能信号SREi。MOS晶体管TR0-TRn和ZTR0-ZTRn的各个源极都连接到接地节点。
在该图25所示的坏地址编程回路906中，与指定坏地址时变为H电平的位对应的熔丝元件用激光等能量线熔断。例如，在坏地址为地址(RA0...RAn)＝(100...01)的情况下，把熔丝元件FU0和FUn以及ZFU0至ZFUn-1熔断。
不存在坏地址时，所有熔丝元件保持非熔断状态。
分别对应于备用行配置坏地址编程回路，进行行选择时，一旦激活备用行使能信号SREi，对应的备用行(字线)便被驱动为选择状态。对于正常行选择回路910，根据对各备用行配置的坏地址编程回路的输出信号SREi的OR运算，生成备用行使能信号SRE。
在预充电周期中，地址位RA0-RAn以及/RA0-/RAn全都处于L电平，把判定节点912的放电回路隔断，判定节点912便被MOS晶体管910预充电至电源电压Vcc的电平。
进行行选择动作时，在指定了坏地址的情况下，由于与该H电平地址位对应的熔丝已熔断，故判定节点912不存在放电回路。因而，备用行使能信号SREi维持H电平，备用行选择回路908被激活，于是备用阵列902相应的备用存储单元行被选择。
在指定了坏地址时，根据备用行使能信号SREi，激活传输给正常行选择回路904的备用行使能信号SRE。
另一方面，指定了与坏地址不同的地址时，这些熔丝元件FU0-FUn以及ZFU0-ZFUn中，传输给针对非熔断状态的熔丝元件设置的MOS晶体管的栅极的地址位变为H电平。因而，判定节点912被放电至接地电压电平，备用行使能信号SREi被驱动至L电平，正常行选择回路904根据内部地址信号intAD选择正常存储单元行。备用行使能信号SREi处于非激活状态，备用元行选择回路908维持非激活状态。
另外，预充电指示信号ZPR在待命周期时被激活，把判定节点912预充电至电源电压Vcc电平，在进行存储单元选择的激活周期中，该预充电指示信号ZPR为H电平，MOS晶体管910维持非导通状态。
进行坏地址编程时，在完全进行熔丝元件的熔断情况下，备用行使能信号SRE(SREi)根据是否指定了坏地址，变为电源电压Vcc电平或接地电压电平，可靠地用备用存储单元置换坏存储单元，进行缺陷补救。
另一方面，在该熔丝元件FU(FU0-FUn)以及ZFU(ZFU0-ZFUn)的熔断完全失败的情况下，即使指定了坏地址，备用行使能信号SRE(SREi)也变为L电平而不选择备用存储单元，所以不能用备用存储单元置换坏行，不能进行缺陷补救。在这种情况下，通过出库前的成品测试可以检测出坏地址的编程缺陷。
但是，进行了不完全的熔丝元件熔断的情况下，有微小的电流流过不完全熔断的熔丝元件。
图26表示处于不完全熔断状态的熔丝元件状态的一个示例。在图26中，熔丝元件FUi不完全熔断，处于部分连接状态。在该状态下，一旦向相应的MOS晶体管Tri传输H电平的地址位，便从判定节点912向接地节点流过微小的电流I。
指定坏地址时，该微小电流I使备用行使能信号SRE(SREi)处于中间电压电平，该电压电平会产生使备用行选择回路908进行备用行选择动作的情况和使正常行选择回路904激活、进行正常行选择动作的情况。在这种情况下，由于进行坏存储单元补救的情况和不进行坏存储单元补救的情况并存，产生动作中的间歇故障。在这种间歇故障的情况下，由于故障出现在坏地址上，同样可以通过各种各样的测试模式检测出来。
另外，在该备用行使能信号SRE处于中间电压电平的情况下，由于该电压电平，备用行选择回路908和正常行选择回路904都处于激活状态，发生坏的正常字线和备用字线都被驱动为选择状态的多重选择的情况(字线的多重选择)。
图27概略地表示正常字线NWL和备用字线SPWL的存储单元配置。在图27中，在正常字线NWL和备用字线SPWL的交叉方向上配置位线BL0、/BL0-BLm、/BLm。这些位线BL0、/BL0-BLm、/BLm分别成对配置。在对应于正常字线NWL和位线BL0、/BL1、...、/BLm的交叉部位配置正常存储单元NMC。另外，在对应于备用字线SPWL和位线BL0、/BL1、...、/BLm的交叉部位配置备用存储单元SMC。
通常，在存储单元阵列中，存储单元MC配置成矩阵状，连接到正常字线的存储单元MC用作正常存储单元NMC，连接到备用字线SPWL的存储单元用作备用存储单元SMC。在这种存储单元阵列中，备用存储单元SMC和正常存储单元NMC都以连续模式配置。
考虑在该坏的正常字线NWL具有与备用字线SPWL相同的存储单元连接配置的情况下，坏正常字线NWL和备用字线SPWL同时被选择的状态。在这种情况下，正常存储单元NMC和备用存储单元SMC存储的数据都在同一位线上读出。另外，在发生多重选择的情况下，通常，备用存储单元SMC和正常存储单元NMC中写入同一逻辑电平的数据并读出，因而出现了无法识别是否发生了多重选择的问题。
为了识别这样的多重选择，有必要写入正常存储单元NMC与备用存储单元SMC逻辑电平不同的数据。在这种情况下，坏地址编程之后，必须强制地使坏的正常字线NWL处于选择状态，写入某种数据模式，另外，把备用字线SPWL强制地驱动为选择状态，写入与该坏的正常字线NWL上所写数据逻辑电平相反的数据模式。
在和坏字线相应的备用字线上，即使在存储单元连接模式不同的情况下，一方的字线上存储单元连接到位线BL，另一方的字线上存储单元连接到反相位线/BL。因而，在发生了多重选择的情况下，对正常的和备用的存储单元，存储了逻辑电平相反的数据，读出数据时，由于读出与写入数据相同的逻辑电平的数据，所以无法检测出多重选择。
因此，在写入各种各样的数据模式进行试验的情况下，仅仅为了检测出多重选择，必须存储坏地址，把写入该坏地址的数据模式和逻辑电平反转后的数据模式写入备用字线SPWL。就是说，必须对与备用字线对应的坏的正常字线写入逻辑电平相反的数据模式。在把其他各种各样的数据模式存入存储单元、检测出存储单元存在漏电等检测的同时进行该多重选择的检测，会有该数据模式被限制，产生对测试数据模式的制约的问题。
本发明的目的是提供一种能够可靠地检测出是否正确地进行坏地址编程的半导体存储装置。
本发明的另一个目的是提供一种能够正确地检测出是否发生了字线多重选择的半导体存储装置。
本发明的半导体存储装置包含配置成矩阵状的多个正常存储单元；与各正常存储单元行对应配置、与各个对应的行的正常存储单元连接的多条正常字线；与正常存储单元共有列的配置成矩阵状的多个备用存储单元；与备用存储单元行对应配置、与各个对应的行的备用存储单元连接的多条备用字线；以及对坏的正常字线的地址编程用的坏地址编程回路。该坏地址编程回路包括生成一致指示信号的回路，该信号指示外部地址与所编程的坏地址一致/不一致的判定结果。
本发明的半导体存储装置还包括根据外部地址和一致指示信号、从多条正常字线和备用字线选择相应的字线用的字线选择回路；和用以改变外部地址与多条备用字线的对应关系的地址变更回路。
图1概略地表示根据本发明实施例1的半导体存储装置的整体结构；图2概略地表示图1所示的选择回路的备用地址变换状态；图3概略地表示根据本发明实施例2的半导体存储装置主要部分的结构；图4概略地表示根据本发明实施例2的半导体存储装置的阵列部分的结构；图5表示图3所示坏地址编程回路结构的一个示例；图6表示图3所示备用主字线译码器结构的一个示例；图7表示图3所示正常主字线译码器结构的一个示例；图8表示图3所示备用地址变换回路和备用子字线译码器结构的一个示例；图9概略地表示图3所示备用字线译码器的译码部分的结构；图10表示图3所示子字驱动器结构的一个示例；图11概略地表示根据本发明实施例2中一般动作方式下备用字线和行地址的对应关系；图12表示本发明实施例2中测试方式下备用子字线和行地址位的对应关系；图13概略地表示本发明实施例2中子字线和正常字线的对应关系；图14表示本发明实施例2中正常存储单元和备用存储单元的写入数据模式的一个示例；
图15表示本发明实施例2中多重选择检测时试验的动作流程图；图16表示按照本发明实施例2的变体实施例中多重选择检测试验时的动作的流程图；图17概略地表示本发明实施例3的半导体存储装置主要部分的结构；图18表示图17所示正常主字线译码器和备用主字线译码器的信号变换部分的结构的一个示例；图19表示按照本发明实施例3的变体实施例中多重选择试验动作的流程图；图20表示本发明实施例4中地址变换回路的结构；图21表示本发明实施例4中正常字线和子字线的对应关系；图22表示本发明实施例4中正常存储单元和备用存储单元的写入数据和字线的对应选择；图23表示图22所示结构中存储单元数据读出时的信号波形；图24概略地表示传统半导体存储装置主要部分的结构；图25表示图24所示坏地址编程回路结构的一个示例；图26表示传统坏地址编程回路的编程缺陷状态；图27概略地表示传统的半导体存储装置的正常存储单元和备用存储单元的配置。
具体实施例方式图1概略地表示根据本发明实施例1的半导体存储装置的整体结构。在图1中，半导体存储装置包括4个存储体BK0-BK3。这些存储体BK0-BK3可以彼此独立地把内部存储单元行驱动为选择状态。存储体BK0-BK3各自包括正常存储单元配置成矩阵状的正常存储阵列NMA0-NMA3；补救正常存储阵列NMA0-NMA3的坏存储单元行用的冗余存储阵列RMA0-RMA3；选择与这些正常存储阵列NMA0-NMA3和冗余存储阵列RMA0-RMA3的被地址指定的行所对应的字线用的行选择回路RSK0-RSK3。
行选择回路RSK0-RSK3包括分别与正常存储阵列NMA0-NMA3对应地设置的正常行选择回路和分别与冗余存储阵列RMA0-RMA3对应地设置的备用行选择回路。在冗余存储阵列RMA0-RMA3中，分别配置多行冗余(备用)存储单元，与这些多个冗余存储单元行对应地配置备用字线。行选择回路RSK0-RSK3具有在测试动作方式时变换冗余存储阵列RMA0-RMA3的冗余行(备用字线)地址的功能。
就是说，在测试动作中，选择备用字线时，根据外部地址选择备用字线。通过在测试时变更该外部地址和备用字线的对应关系，使选择备用字线时发生多重选择时在位线上读出逻辑电平不同的数据。
半导体存储装置还包括接受决定来自外部的时钟信号CLK和内部时钟信号的使能/禁止的时钟使能信号CKE的时钟缓冲器1、与来自时钟缓冲器1的内部时钟信号同步接收来自外部的地址位A0-A10(A0-10)和存储体地址信号BA，生成内部地址信号的地址缓冲器3、与来自时钟缓冲器1的内部时钟信号同步接收来自外部的控制信号/CS、/RAS、/CAS、/WE和DQMU/L，生成内部控制信号的控制信号缓冲器2；根据来自这些地址缓冲器3和控制信号缓冲器2的信号，通过内部总线5向所选择的存储体传达内部控制信号，并通过内部总线5向存储体BK0-BK3传达来自地址缓冲器3的内部地址信号的控制回路4；和这些存储体BK0-BK3中的选择存储体进行数据交换的输入输出缓冲器6。
这种半导体存储装置是与时钟信号CLK同步地动作的同步型半导体存储装置，根据处于时钟信号边沿的控制信号/CS、/RAS、/CAS和/WE以及DQMU/L的状态，决定内部动作。
在这里，信号DQMU/L是对高位字节和低位字节的写入进行掩蔽的数据掩蔽指示信号，包括高位字节用的数据掩蔽信号DQMU和低位字节掩蔽指示信号DQML。
从地址缓冲器3生成的内部地址信号通过设置在控制回路4中的预译码器进行预译码，该地址预译码信号也可以送给存储体BK0-BK3。另外，也可以不如此，而是在控制回路5的控制下把来自地址缓冲器3的内部地址信号传达给存储体BK0-BK3，在存储体BK0-BK3中进行内部地址的预译码和译码。
图2概略地表示按照本发明实施例1的字线多重选择检测方法的原理。在图2中，正常字线NWL是坏字线，置换成备用字线SPWL0。另一方面，另一条备用字线SPWL1通过与另一条坏的正常字线置换以进行补救。现在来考虑由于熔丝编程缺陷而出现字线多重选择的情况。在这种情况下，备用字线SPWL0和坏的正常字线NWL同时被选择。因而，出现了多重选择发生在备用字线SPWL0和正常字线NWL上的情况，根据地址信号AD0把同一数据模式DPT0写入这些备用字线SPWL0和正常字线NWL。
另一方面，向备用字线SPWL1分配另一地址，把与数据模式DPT0相反的数据模式DPT1存入该备用字线SPWL1。就是说，对于位线对BLP，在正常字线NWL和备用字线SPWL0上存入同一逻辑电平的数据NT(＝ST0)和ST0。另一方面，对于备用字线SPWL1，存入与这些数据NT和ST0逻辑电平相反的数据ST1。
进行这些数据的写入后，进行地址变换，指定行地址。在这种情况下，地址变换仅在备用字线上进行。在指定坏地址、选择备用字线SPWL0时，备用字线SPWL0没有被选择，而备用字线SPWL1被选择。此时，由于发生了多重选择，正常字线NWL也被选择。在这种情况下，对位线对BLP读出数据NT和ST1。这些数据NT和ST1是逻辑电平相反的数据，在位线对BLP上发生数据冲突，由读出放大器读出不确定的数据。
由该读出放大器读出的数据与预期值不同。该数据冲突造成的所谓读出不确定数据的状态通常出现在除正常字线NWL的坏存储单元以外的所有正常存储单元上。通常向备用字线SPWL0和SPWL1写入相反的数据模式，而且维持所谓向备用字线SPWL0和正常字线NWL写入相同模式的数据的条件，采取各种各样的数据模式进行测试。在经常出现多重选择的情况下，就所有数据模式而言，分配给该备用字线SPWL0的地址RA由于发生缺陷，可以判定发生了多重选择。
另外，即使在间歇地发生多重选择的情况下，由于在几个数据模式上检测出缺陷，即使在发生这样的间歇性多重选择的情况下，也可以可靠地检测出多重选择。
指定该备用字线的地址时，在非层次字线结构的情况下，外部地址与备用字线地址的对应关系的变动是通过切换坏地址编程回路和备用字线的对应关系来实现的。向坏的正常字线写入数据时，强制地使坏地址编程回路的输出信号维持非激活状态，选择坏的正常字线。对备用字线写入数据时，不进行地址变换(坏地址编程回路的输出的切换)，根据外部地址把数据写入备用字线。在读出数据时进行地址变换。
就是说，在通常的非层次字线结构的情况下，配置分别在备用字线SPWL0和SPWL1上存入坏地址的熔丝编程回路。因而在这种情况下，检测多重选择时，作为地址变换，切换坏地址编程回路的输出信号的传输路径，在指定备用字线SPWL0时设定成使备用字线SPWL1被选择，并在指定备用字线SPWL1时构造成使备用字线SPWL0被选择。在这种情况下，要求所谓向坏正常字线存入相反数据模式的条件。通常，存储单元的缺陷由于粒子等发生在存储阵列中的集中部分的概率高，所以相邻字线同时出现缺陷状态的可能性大。因而，例如，在这种情况下，偶数行地址和奇数行地址上，只生成测试模式以存入不同的数据模式，可以在备用字线SPWL0和SPWL1上分别存入不同的数据模式。
字线的结构为由主字线和子字线构成的层次字线结构的情况下，正如后面将要详细描述的，为了以主字线为单位进行坏存储单元行的补救，检测出多重选择时对该子字线进行地址变换。
另外，字线采取非层次结构时，在备用字线只配置一根的情况下对于偶数地址和奇数地址，写入数据使之形成棋盘状的数据模式，在检测出多重选择时，由于通过对正常字线在偶数地址和奇数地址之间进行地址变换，在选择备用字线时把模式与存储在该正常字线的数据不同的数据从正常字线的存储单元读出，故可检测出多重选择。
如上所述，按照本发明实施例1，检测多重选择时，构造成可以对分配给备用字线的地址进行变换，通过在这些备用字线上写入相反的数据模式，即可容易地检测出多重选择。
另外，在数据写入时进行地址变换，而在数据读出时也可以不进行地址变换。在数据写入时和数据读出时地址对备用字线的对应关系也可以不同。
图3概略地表示按照本发明实施例2的半导体存储装置主要部分的结构。在图3中，概略地表示一个存储体中的存储阵列的结构。在图3中，在正常存储阵列NMA中，配置主字线和子字线。图3中代表性地显示了正常存储阵列NMA中的一根正常主字线NMWL和与该正常主字线NMWL对应配置的4根正常子字线NSWL0-NSWL3。
分别与正常子字线NSWL0-NSWL3对应，配置正常子字驱动器NSWD0-NSWD3。这些正常子字驱动器NSWD0-NSWD3，分别按照多个正常主字线NMWL上的信号和来自正常子字线译码器11的子译码器信号NSD0-NSD3(NSD0-3)，把对应的正常子字线NSWL0-NSWL3驱动为选择状态。正常子字线译码器11对子字线地址SRA译码，生成正常子译码信号NSD0-NSD3。
另一方面，正常主字线NMWL对主字线地址MRA进行译码，根据生成正常主字线选择信号的正常主字线译码器10的输出信号，驱动为选择状态。该正常主字线译码器10，在正常行使能信号NRE处于激活状态时进行译码动作，在正常行使能信号NRE处于非激活状态时禁止该译码动作，正常主字线NMWL保持非选择状态。
在冗余存储阵列中，备用存储单元配置成矩阵状。该冗余存储阵列RMA中，还配置层次字线结构的备用字线。就是说，配置了备用主字线SMWL和与该备用主字线SMWL对应配置的4根备用子字线SSWL0-SSWL3。分别对备用子字线SSWL0-SSWL3配置备用子字驱动器SSWD0-SSWD3。
对于备用主字线SMWL，设置存储用该备用主字线SMWL所替换的坏正常主字线的地址的坏地址编程回路12和根据来自该坏地址编程回路12的备用行使能信号SREF把备用主字线SMWL驱动为选择状态的备用主字线译码器13。坏地址编程回路12，又根据主字线地址和所存储的坏地址，生成正常行使能信号NRE，送往主字线译码器。
备用主字线译码器13等价于驱动回路，一旦来自坏地址编程回路12的备用行使能快速信号SREF被激活，便把相应的备用主字线SMWL驱动为选择状态。
另一方面，对于备用子字线SSWL0-SSWL3，设置根据测试方式指示信号TE对子字线地址SRA进行变换的备用地址变换回路14和根据来自备用地址变换回路14的变换备用地址而生成备用子译码信号SSD0-SSD3的备用子字线译码器15。选择备用主字线SMWL时，根据来自备用子字线译码器15的备用子字线译码信号SSD0-SSD3，选择备用子字驱动器SSWD0-SSED3中的一个，把相应的备用子字线SSWL(SSWL1-SSWL3中的一个)驱动为选择状态。
以前，不设置该备用子字驱动器15，对于正常子字线和备用子字线，共同地提供来自正常子字线译码器11的子译码信号。因此，在主字线被置换的情况下，正常子字线NSWL0-NSWL3分别被备用子字线SSWL0-SSWL3置换。分配给这些正常子字线NSWL0-NSWL3的地址与分别分配给备用子字线SSWL0-SSWL3的地址相同。
在与主字线NWL和SMWL交叉的方向上配置位线对BLP。在该位线对BLP上，沿着列方向以预定的模式配置存储单元。
图4概略地表示正常存储阵列和冗余存储阵列中存储单元的配置。在图4中，存储单元以两比特的存储单元为单位，配置成矩阵状。该正常存储阵列和冗余存储阵列中，连续地反复同一模式，配置存储单元。在图4中的配置中，在列方向上，以4行为单位连续地重复同一模式，配置存储单元，在行方向上，每隔一列配置存储单元。
该连续地重复同一模式的存储单元中，补救坏存储单元用的存储单元用作备用存储单元SMC，除此以外的存储单元，用作根据地址信号进行存取的正常存储单元NMC。因此，这些正常存储单元NMC和备用存储单元SMC，在同一阵列区域内以同一模式重复配置，并具有同一结构。
对于存储单元列，配置位线对BLP0-BLP1。位线对BLP0包含位线BL0和/BL0，位线对BLP1包含位线BL1和/BL1。
对应存储单元各行配置子字线。图4中显示正常子字线NSWL0-NSWL3和备用子字线SSWL0-SSWL3。正常子字线NSWL0-NSWL3与正常主字线NMWL对应配置，备用子字线SSWL0-SSWL3与备用主字线SMWL对应配置。
存储单元SMC和NMC分别包括连接到相应的位线上的位线触点19、与相应子字线交叉部对应地形成的存储晶体管20和与存储信息的电容连接的存储单元触点21。就是说，这些备用存储单元SMC和正常存储单元NMC具有单晶体管/单电容的存储单元结构。每两条子字线与位线BL和/BL对应地在列的方向上交互地形成位线触点19。在一条位线BL和/BL上，每隔4条子字线，配置一个位线触点19。在行方向上，每隔1条位线形成位线触点19。因此，与位线对中的一条位线和子字线交叉部对应地配置存储单元。
在该存储单元配置的情况下，正常子字线NSWL0和NSWL1以及备用子字线SSWL0和SSWL1，配置的存储单元模式相同。另外，正常子字线NSWL2和NSWL3以及备用子字线SSWL2和SSWL3连接的存储单元的模式相同。
对于位线对BLP0，设置在激活时把位线BL0和/BL0预充电至中间电压VBL并进行均衡的均衡器BQ1、激活时检测位线BL0和/BL0上读出的数据并进行放大的读出放大器SA0，和根据来自列译码器的列选择信号CS0把读出放大器SA0连接到内部数据线IO和/IO的列选择门CSD0。
对于位线对BLP1也一样，设置在激活时把位线BL1和/BL1预充电至中间电压VBL并进行均衡的均衡器BQ1和激活时检测位线BL1和/BL1的电位差并进行放大的读出放大器SA1。图4中虽然没有明确示出，但与读出放大器SA1相邻，设置列选择门、根据来自列译码器26的列选择信号CSL1，该读出放大器SA1与其他内部数据线结合。
对于正常子字线NSWL0-NSWL3，设置子字驱动回路22，对于备用子字线SSWL0-SSWL3，设置子字驱动回路24。子字驱动回路22包含图3所示正常子字驱动器NSWD0-NSWD3，子字驱动回路24包含图3所示备用子字驱动器SSWD0-SSWD3。
图5表示图3所示坏地址编程回路12结构的一个示例。在图5中，坏地址编程回路12包括分别在栅极上接受预译码信号X0-Xk的N沟道MOS晶体管TQ0-TQk；串联在判定节点25和这些MOS晶体管TQ0-TQk之间的熔丝元件FL0-FLk；预充电指示信号ZSRP的激活时导通、向判定节点送去电源电压Vcc的P沟道MOS晶体管26；把判定节点25的信号翻转的反相器27a；使反相器27a的输出信号翻转、生成备用行使能快速信号SREF的反相器27b；根据反相器27a的输出信号选择性地导通，导通时向判定节点25送去电源电压Vcc的P沟道MOS晶体管28，以及将判定节点25上的信号翻转的3级级联反相器29a-29c。反相器29c输出正常行使能信号NRE。
MOS晶体管TQ0-TQk的源极分别连接到接地节点。
在该图5所示的坏地址编程回路12的结构中，与指定坏地址时变为H电平的预译码信号对应的熔丝元件FL熔断。因此，指定坏地址时，由于放电回路被切断，判定节点25维持被MOS晶体管26预充电的电源电压Vcc电平，备用行使能快速信号SREF维持H电平。另一方面，此时反相器29c输出的正常行使能信号NRE变为L电平。
MOS晶体管28是在激活周期中预充电指示信号ZSRP变为H电平，MOS晶体管26变为截止时，为了防止在指定坏地址时判定节点25变为浮空状态而设置的。
如图5的坏地址编程回路12的结构所示，在熔丝元件FL0-FLk中至少有一个熔丝元件熔断不完全的情况下，判定节点25的电压电平由于漏电流而变为中间电压电平。在这种情况下，反相器27a的输出信号也变为中间电压电平。在该状态下，在激活周期中，MOS晶体管26即使变为截止状态，MOS晶体管28也变为导通状态，从电源节点向判定节点25提供电流，该判定节点25维持中间电压电平。
反相器29a的输出信号，在比反相器29b的输入逻辑阈值还低的情况下，备用行使能快速信号SREF维持H电平。另一方面，反相器29a和29b的输出信号同样变为中间电压电平，该反相器29b的输出信号比反相器29c的输入逻辑阈值还低的情况下，正常行使能信号NRE变为H电平。因而在此情况下，备用行使能快速信号SREF和正常行使能信号NRE都变为H电平，正常行和备用行均被选择。
另外，判定节点25的电压电平由于漏电流而渐渐降低，激活周期开始后，若备用行使能信号SREF降低为L电平且正常行使能信号NRE上升为H电平，则同样地备用主字线和正常主字线都被驱动为选择状态，发生字线多重选择。
此外，该坏地址编程回路12，也可以接收互补内部行地址位RA和/RA，代替预译码信号X0-Xk。
图6表示图4所示备用主字线译码器13结构的一个示例。图6中，备用主字线译码器13包括接受激活周期指示信号RXTD和备用行使能快速信号SREF的AND回路33；串联在节点32和接地节点之间、分别给栅极送去电源电压Vcc的N沟道MOS晶体管30和31；根据AND回路33的输出信号把节点32电气连接到节点35的N沟道MOS晶体管34；根据预充电指示信号ZSRPP向节点35送去高电压VPP的P沟道MOS晶体管36；将节点35的信号反转的反相器38；反转反相器38输出信号、输出备用主字线选择信号ZSMWL的反相器39，以及反相器38输出信号处于L电平时导通、导通时向节点35送去高电压VPP的P沟道MOS晶体管37。
预充电指示信号ZSRPP是振幅为高电压VPP电平的信号，与预充电指示信号ZSRP同样变化。
反相器38和39，作为其动作电压，接受高电压VPP。备用主字线选择信号ZSMWL，在选择时设定为L电平，在非选择时设定为高电压VPP电平。这是因为对于选择子字线来说必须传送高电压VPP。
在图6所示的备用主字线译码器13的结构中，由于MOS晶体管30和31总是处于导通状态，所以节点32保持接地电压电平。预充电周期中，预充电指示信号ZSRP处于L电平，节点35被MOS晶体管36充电至高电压VPP电平，备用主字线选择信号ZSMWL维持高电压VPP电平。
预充电周期中，激活周期指示信号RXTD为L电平，AND回路33的输出信号为L电平，MOS晶体管34处于截止状态。另外，反相器38的输出信号为L电平，MOS晶体管37处于导通状态。
一旦激活周期开始，预充电指示信号ZSRPP便变为高电压VPP电平的H电平，MOS晶体管36变为截止状态。此外，激活周期指示信号RXTD变为H电平。在坏地址被指定的情况下，备用行使能快速信号SREF为H电平，AND回路33的输出信号变为H电平，MOS晶体管34变为导通状态。相应地，节点35通过MOS晶体管34，30和31向接地节点放电，反相器38的输出信号变为高电压VPP电平，MOS晶体管37变为截止状态。另外，来自反相器39的备用主字线选择信号ZSMWL变为接地电压电平的L电平，备用主字线SMWL被驱动为选择状态。
在坏地址以外的地址被指定的情况下，备用行使能快速信号SREF为L电平，AND回路33的输出信号为L电平，MOS晶体管34维持截止状态，备用主字线译码器13维持和预充电周期时相同的状态。
如该图6所示，AND回路33的输出信号为L电平时，MOS晶体管34设定为截止状态。因而，备用行使能快速信号SREF在激活周期开始时为H电平，一旦节点35放电为L电平之后由于漏电流使备用行使能快速信号SREF降至L电平，MOS晶体管34便维持截止状态，节点35由于L电平而变为浮空状态，备用主字线选择信号ZSMWL维持选择状态的L电平。此时，一旦正常行使能信号NRE变为H电平，正常主字线选择信号即被激活，发生多重选择。
图7表示图3所示正常主字线译码器10结构的一个示例。在图7中，正常主字线译码器10包括串联连接在节点42和接地节点之间、在各自的栅极上接受预译码信号Xi和Xj的N沟道MOS晶体管40和41；连接在电源节点和节点42之间、而且在该栅极上接受预译码信号Xi的P沟道MOS晶体管43；连接在节点42和电源节点之间而且在其栅极上接受预译码信号Xj的P沟道MOS晶体管44；接受激活周期指示信号RXTD和正常行使能信号NRE的AND回路45；在AND回路45的输出信号为H电平时导通，导通时把节点42电气连接到节点47的N沟道MOS晶体管46；在预充电周期指示信号ZSRPP为L电平时导通，导通时向节点47传送高电压VPP的P沟道MOS晶体管48a；把节点47的信号反转的反相器49a；把反相器49a的输出信号反转、生成主字线选择信号ZNMWL的反相器49b；在反相器49a的输出信号为L电平时导通、导通时向节点47传送高电压VPP的P沟道MOS晶体管48b。
正常主字线选择信号ZMWL在选择时为L电平，非选择时变为高电压VPP的电平。因而，反相器49a和49b接受高电压VPP作为动作电源电压。
在该图7所示的主字线译码器10的结构中，在预充电周期中，AND回路45的输出信号为L电平，MOS晶体管46处于截止状态。另一方面，MOS晶体管48a根据预充电指示信号ZSRPP变为导通状态，节点47预充电至高电压VPP电平。相应地，反相器49a的输出信号变为L电平，另外MOS晶体管48n变为导通状态。
一旦激活周期开始，预充电指示信号ZSRPP变为高电压VPP电平，MOS晶体管48a变为截止状态。另一方面，激活周期指示信号RXTD变为H电平，若正常行使能信号NRE为H电平，则AND回路45的输出信号变为H电平，MOS晶体管46变为导通状态。若预译码信号Xi和Xj均为H电平，则MOS晶体管43和44变为截止状态，MOS晶体管40和41变为导通状态，节点42被驱动为接地电压电平，相应地，节点47变为L电平，正常主字线选择信号ZNMWL变为L电平。
另一方面，预译码信号Xi和Xj中至少一个为L电平时，MOS晶体管40和41中至少一个变为截止状态，另外，MOS晶体管43和44中至少一个变为导通状态。因此，节点42变为电源电压Vcc电平。MOS晶体管46的栅极和源极电压均变为电源电压Vcc电平，自身变为截止状态，起着在电气上把节点42和节点47分开的去耦晶体管的功能。因此，节点47维持高电压VPP电平，正常主字线选择信号ZNMWL维持高电压VPP电平。
在该激活周期中，正常行使能信号NRE为L电平时，AND回路45的输出信号为L电平，MOS晶体管46变为截止状态，正常主字线ZNMWL与预充电周期时相同，维持高电压VPP电平。
另外，激活周期中预译码信号被图中未示出的回路锁存，一旦正常行使能信号NRE从L电平上升为H电平，MOS晶体管46变为导通状态，节点47根据预译码信号Xi和Xj被放电为接地电压电平，正常字线选择信号ZMWL被驱动为L电平。
该正常主字线选择信号ZMWL在读出放大器激活后被驱动到选择状态的情况下，根据连接到备用子字线的存储单元的数据，确定位线电位，虽然抑制了坏位数据产生的不良影响，但是产生了消耗电流增大的问题。读出放大器激活前，一旦正常主字线选择信号ZMWL被驱动为选择状态，坏存储单元的数据对连接到备用子字线的存储单元的数据产生不良影响，无法读出正确数据。这样的多重选择用以下详细示出的结构检测出来。
图8表示图3所示备用地址变换电路14的结构的一个示例。在图8中，还示出备用子字线译码器15的预译码回路15A的结构。
在图8中，备用地址变换回路14包括接受测试方式指示信号TE的反相器50；根据测试方式指示信号TE和反相器50的输出信号，向节点55传送反相的行地址位/RA0的CMOS传输门51；根据测试方式指示信号TE和反相器50输出信号，与CMOS传输门51互补地导通，导通时把行地址位RA0传输给节点55的CMOS传输门52；根据测试方式指示信号TE和反相器50的输出信号而选择性地导通，导通时把行地址位RA0传输给节点57的CMOS传输门53；根据测试方式指示信号TE和反相器50的输出信号而与CMOS传输门53互补地导通，导通时把反相的行地址位/RA0传输给节点57的CMOS传输门54。地址位RA0和/RA0从图1所示的地址缓冲器3生成。
由该行地址位RA0指定地址的偶数/奇数。测试方式指示信号TE为H电平时，CMOS传输门52和54导通，向节点55和57传输地址位RA0和/RA0。另一方面，当测试方式指示TE为L电平时，CMOS传输门51和53导通，分别向节点55和57传输地址位/RA0和RA0。
因此，通过变更测试方式指示信号TE的逻辑电平，交换传输互补地址RA0和/RA0的节点。通过该行地址位RA0和/RA0的位置交换，等价地进行反转行地址位RA0的逻辑电平的操作。就是说，通过该行地址位RA0和/RA0的位置交换，进行偶数地址和奇数地址的交换。
备用子字线译码器15的预译码回路15A包括接受节点55的位和地址位/RA1的NAND回路60；反转NAND回路60的输出信号、生成预译码信号X0的反相器61；接受节点57的位和地址位/RA1的NAND回路62；接受NAND回路62的输出信号、生成预译码信号X1的反相器63；接受行地址位/RA0和RA1的NAND回路64；反转NAND回路64的输出信号、生成预译码信号X2的反相器65；接受行地址位/RA0和RA1的NAND回路66；反转NAND回路66的输出信号、生成预译码信号X3的反相器67。由这些预译码信号X0-X3分别指定备用子字线SSWL0-SSWL3。
该图8所示的预译码回路部分15A，是AND型预译码回路，在所提供的行地址位都处于H电平时，NAND回路60、62、64和66分别输出L电平的信号。
图9概略地表示备用子字线译码器15的译码部分的结构。在图9中，备用字线译码器15的译码部分15B包括根据预译码信号X0和激活周期指示信号RXTD，生成互补的子译码信号SD0和ZSD0的备用子译码器70a；根据预译码信号X1和激活周期指示信号RXTD，生成备用子译码信号SSD1和ZSSD1的备用子译码器70b；根据预译码信号X2和激活周期指示信号RXTD，生成备用子译码信号SSD2和ZSSD2的备用子译码器70c；根据预译码信号X3和激活周期指示信号RXTD，生成备用子译码信号SSD3和ZSSD3的备用子译码器70d。
备用子译码信号SSD0-SSD3的振幅为高电压VPP电平，另一方面，反相备用子译码信号ZSSD0-ZSSD3的振幅为电源电压Vcc电平。备用子译码信号SSD0-SSD3在选择时为高电压VPP电平，非选择时为接地电压电平。另一方面，反相的备用子译码信号ZSSD0-ZSSD3在相应的子字线选择时，为接地电压电平，而在相应的子字线为非选择状态时，为电源电压Vcc电平。
正常子字线译码器11具有与图8和图9所示的预译码回路15A和译码回路15B相同的结构，根据来自地址缓冲器的地址位RA0和RA1，生成正常子字线译码信号。对于该正常子字线译码器11不进行地址变换操作。
图10表示子字驱动器SWD结构的一个示例。正常子字驱动器NSWD和备用子字驱动器SSWD具有相同的结构，所以在图10中，只是代表性地表示了一个子字驱动器SWD的结构。
在图10中，子字驱动器SWD包括根据主字线选择信号ZMWL向子字线SWL传输子译码信号SD的P沟道MOS晶体管72；根据主字线选择信号ZMWL，把子字线SWL放电为接地电压电平的N沟道MOS晶体管73；根据反相子译码信号ZSD，把子字线SWL驱动为接地电压电平的N沟道MOS晶体管74。
主字线选择信号ZMWL处于高电压VPP电平时，MOS晶体管72处于截止状态，MOS晶体管73处于导通状态，不论子译码信号SD和ZSD的逻辑电平为何，子字线SWL均保持接地电压电平。
另一方面，主字线选择信号ZMWL处于L电平时，MOS晶体管73变为截止状态。在这种状态下，子译码信号SD为高电压VPP电平时，经过MOS晶体管72，高电压VPP电平的子译码信号SD传送给子字线SWL。反相的子译码信号ZSD为接地电压电平，MOS晶体管74维持截止状态，子字线SWL被驱动为高电压VPP电平。
另一方面，子译码信号SD为接地电压电平时，MOS晶体管72的栅极和源极电压变得相同，所以维持截止状态。此时反相的子译码信号ZSD处于H电平，子字线SWL经过MOS晶体管74被驱动为接地电压电平。
因此，子字线SWL根据主字线选择信号ZMWL和子译码信号SD以及ZSD，被驱动为高电压VPP电平或者接地电压电平。
图11表示测试方式指示信号TE为L电平时的行地址位RA1和RA0与备用子字线的对应关系。在图11中，测试方式指示信号TE1为L电平时，图8所示的CMOS传输门51和53变为导通状态，分别向节点55和57传输行地址位/RA0和RA0。因此，行地址位(RA1，RA0)为(0，0)、(0，1)、(1，0)和(1，1)时，分别把预译码信号X0、X1、X2和X3驱动为选择状态。这些预译码信号X0-X3分别与备用子字线SSWL0-SSWL3对应，通过使行地址位RA1和RA0所表示的地址逐次增大，即可依次选择备用子字线SSWL0-SSWL3。
图12概略地表示测试方式指示信号TE为H电平时行地址位RA1和RA0与备用子字线的对应关系。测试方式指示信号TE为H电平时，图8所示的CMOS传输门52和54变为导通状态，分别向节点55和57传输行地址位RA0和/RA0。因此，指定行地址位(RA1，RA0)依次逐个地从(0，0)增大至(1，1)的情况下，预译码信号按X1、X0、X3和X2的顺序被驱动为选择状态。就是说，偶数地址变换为奇数地址。另一方面，奇数地址变换为偶数地址。因此，在子字线上，备用子字线SSWL1、SSWL0、SSWL3和SSWL2，也按此顺序依次被选择。
图13概略地表示该备用子字线SSWL0-SSWL3和相应的正常子字线NSWL0-NSWL3的行地址位的对应关系。在图13中，测试方式指示信号TE处于L电平时，正常子字线NSWL0-NSWL3分别对应于备用子字线SSWL0-SSWL3。
另一方面，测试方式指示信号TE设置为H电平的情况下，备用子字线SSWL0对应于正常子字线NSWL1，备用子字线SSWL1对应于正常子字线NSWL0。另外，备用子字线SSWL2和SSWL3分别对应于正常子字线NSWL3和NSWL2。
因此，通过在偶数行地址和奇数行地址上，写入与列方向上数据逻辑电平不同的棋盘模式的数据，在发生多重选择的情况下，不同的数据模式在同一位线上读出，所以读出放大器无法读出对应于预期值的数据。由读出放大器放大的锁存数据读出到外部，与预期值的数据模式比较，即可检测出缺陷。
如图14所示，备用字线SSWL0和SSWL1与正常子字线NSWL0和NSWL1，其所连接的存储单元的配置模式相同，另外，正常子字线NSWL0和NSWL3以及备用子字线SSWL2和SSWL3，其连接的存储单元配置模式相同。因此，如图14所示，在偶数行地址和奇数行地址上，写入逻辑电平不同的数据的情况下，在同一位线上发生多重选择的情况下，便会读出逻辑电平不同的数据。
现在，如图14所示，考虑在对应于正常子字线NSWL0和NSWL1分别与位线BL的交叉处配置正常存储单元NMC。另外，在对应于备用子字线SSWL0和SSWL1分别与位线BL的交叉处也配置备用存储单元SMC。
对正常子字线NSWL0的正常存储单元NMC写入H电平数据，正常子字线NSWL1连接的正常存储单元NMC上存入L电平的数据。同样，备用子字线SSWL0连接的备用存储单元SMC上存入H电平的数据，备用子字线SSWL1连接的备用存储单元SMC上存入L电平的数据。
在发生多重选择的情况下，不进行地址变换时，备用子字线SSWL0和正常子字线NSWL0同时被选择，在这种情况下，从位线BL读出H电平数据。正常存储单元MSC是无缺陷的存储单元时，在位线上读出与写入数据相同的数据，由读出放大器检测放大，所以读出放大器放大锁存的数据与预期值数据相同，在外部无法检测出该多重选择。
另一方面，测试方式指示信号TE设定为H电平时，备用子字线SSWL1和正常子字线NSWL0在发生多重选择时同时被选择。因此，在这种情况下，在位线BL上，从连接到正常子字线NSWL0的存储单元读出H电平数据，从连接到备用子字线SSWL1的备用存储单元SMC读出L电平数据。因此位线BL上H电平数据与L电平数据发生冲突，读出的数据相互抵消，相应的读出放大器无法正确地读出存储单元的数据，结果出现读出故障。因此，读出放大器放大锁存的数据向外部读出，通过与预期值数据比较，即可检测出多重选择的发生。
图15表示按照本发明实施例2的半导体存储装置试验方法的流程图。以下参照图15说明这种多重选择的检测方法。
在圆片级下检测存储单元的缺陷，坏地址熔丝编程结束之后，在该圆片级测试过程中，首先把测试方式指示信号TE设定为L电平，依次写入数据模式，使得对于所有行地址，对于偶数行地址和奇数行地址，至少在列方向上把数据的逻辑电平不同的棋盘模式存入存储阵列(步骤S1)。
写入该数据时，已经进行了熔丝编程，与坏行地址对应的正常主字线用备用主字线置换。在这种情况下，根据外部地址进行存取，写入数据时，在坏地址指定时不一定经常发生多重选择。这样间歇地发生多重选择的情况下，通过反复用各种各样的棋盘模式进行测试，即可检测出多重选择的发生。
但是，为了可靠地检测出多重选择，正如后面将要说明的，也可以强制地把与坏行地址对应的主字线驱动为选择状态(停止冗余置换)，对于与坏行地址对应的存储单元进行数据写入。此时，对备用子字线写入数据时，强制地使正常子字线全都保持非选择状态。
在该步骤S1中，对于所有行地址，至少在列方向上，写入成为棋盘模式的数据模式，然后把测试方式指示信号TE设置为H电平。在这种状态下，从所有行地址读出数据(步骤S2)。在该步骤S2中，为了检测出多重选择，仅仅依次地变更行地址，把与坏行地址对应的正常主字线用备用主字线置换。
然后，把读出的数据模式与预期值数据模式比较，根据比较结果进行多重选择的判断(步骤S3)。
因此，在步骤S2，把测试方式指示信号TE设置为H电平，进行地址变换并读出数据，在访问坏行地址时出现多重选择的情况下，数据发生冲突，读出与预期值数据模式不同的数据模式。因此，例如，坏行地址的坏存储单元的数据，即使在与对应的备用存储单元存储的数据一致的情况下，由于在其余的存储单元中数据发生不一致，也可以可靠地检测出多重选择。
在图15所示的试验方法中，对于所有行地址(对于坏地址中包含正常子字线的所有子字线)，写入棋盘模式的数据，检测多重选择。这是为了在该多重选择检测的同时，进行其他存储单元的漏电等检测。但是，在允许进行专为检测多重选择的测试的情况下，也可以如图16所示，只对与该坏行地址对应的正常和备用存储单元写入棋盘数据模式，进行数据读出，进行多重选择的检测。
具体地说，首先，如图16所示，把测试方式指示信号TE设置为L电平，对补救对象的行地址依次写入棋盘模式(步骤S10)。为了以主字线为单位进行缺陷补救，依次指定与该坏主字线对应配置的备用子字线，写入棋盘的数据模式。同样地，对于备用主字线，也对相应的备用子字线写入数据。在这种情况下，也可以仅仅进行冗余置换，指定坏地址进行数据写入。对备用子字线写入数据时，在发生多重选择的情况下，对相应的坏正常子字线也存储同一数据。
即使在写入数据时不发生多重选择，而在数据读出时发生多重选择的情况下，读出数据时，对于被驱动为选择状态的正常子字线，不进行数据写入。因此，即使在这种情况下，与同时被选择的正常和备用子字线连接的正常和备用存储单元上，由于存入了不同模式的数据，所以会读出与预期值数据不同的数据模式，可以检测出该多重选择。
接着，测试方式指示信号TE设置为H电平，依次从补救对象的地址读出数据(步骤S11)。读出各个数据时，进行冗余置换。接着，与预期值的模式比较(步骤S12)，根据该比较的结果，判断是否发生了多重选择(步骤S13)。
在判定发生了多重选择的情况下，再次进行熔丝编程(步骤S14)，另外，在步骤S14结束之后，再次回到步骤S10。另一方面，在步骤S13中，在判定没有发生多重选择的情况下，判定进行了正确的熔丝编程，该试验过程结束。
通过仅仅对作为补救对象的行地址进行有无多重选择的检测，可以缩短用以检测多重选择的测试时间，另外，由于作为存取对象的地址数目少，故可在有限的时间内采用各种各样的数据模式，进行可靠的多重选择的检测。
此外，在上述试验方法中，也可以把测试方式指示信号TE设置为H电平，进行棋盘模式数据的写入，然后，把测试方式指示信号TE设置为L电平进行数据读出。即使在这种情况下，发生多重选择时，由于在备用子字线上，偶数地址和奇数地址在数据写入时和在数据读出时进行交换，故可检测出多重选择的发生。
另外，在上述说明中，采用对一条主字线配置4条子字线的4路层次字线结构。但是，对于一条主字线配置8条子字线的8路层次字线的结构，也可以得到同样的效果。
如上所述，按照本发明实施例2，在数据写入时和数据读出时根据测试方式指示信号改变备用子字线的地址，对偶数地址和奇数地址，写入成为棋盘模式的数据模式，即可正确地检测出多重选择，检测出坏地址编程缺陷。
图17概略地表示按照本发明实施例3的半导体存储装置主要部分的结构。在图17中，来自子字线译码器82的子译码器信号SD0-SD3和ZSD0-ZSD3，一起传输给正常存储阵列NMA和冗余存储阵列RMA。但是，在图17中，没有示出反相子译码信号ZSD0-ZSD3。
向该子字线的译码器82提供接受行地址位RA0和RA1(RA0，1)的地址变换电路80的输出信号。该地址变换电路80根据备用行强制信号STE，进行地址变换动作。在该备用行强制信号STE被激活时(H电平时)强制选择备用主字线。
在正常存储阵列中，设置接受反相备用行强制信号ZSTE的正常主字线译码器84。该正常主字线译码器，在反相备用行强制信号ZSTE为L电平时，禁止该译码器动作。另一方面，反相备用行强制信号ZSTE为H电平时，正常行使能信号NRE设定为常时激活的状态，正常主字线NMWL，不论坏地址的编程如何，都被驱动为选择状态。就是说，与坏地址对应的正常主字线被驱动为选择状态。
图17所示的结构中，地址变换回路80，仅在备用行强制信号STE被激活，备用子字线被选择时才进行地址变换。反相备用行强制信号ZSTE变为H电平的情况下，地址变换回路80使备用行强制信号STE为L电平，不进行地址变换。按照该图17的结构，可以共同地给正常存储阵列NMA和冗余存储阵列SMA配置子字线译码器82，可防止回路占用面积增大。
图18表示产生该备用行强制信号ZSTE和STE的部分的结构的一个示例。在图18中，备用行强制信号产生部分包括接受测试方式指示信号TMOD和强制指示信号SRFRC的AND回路92；反转强制信号SRFRC的反相器90；以及接受反相器90输出信号和测试方式指示信号TMOD的AND回路94。AND回路92输出备用行强制信号STE，AND回路94输出反相的备用行强制信号ZSTE。
备用行强制信号产生部分还包括接收来自坏地址编程回路12的备用行使能快速信号ZSREFF和AND回路94输出的反相备用行强制信号的门电路95；接受门电路95的输出信号和来自AND回路92的备用行强制信号STE，生成备用行使能快速信号SREF的OR回路96；接受正常行使能快速信号NREF和AND回路92的输出信号STE的门电路97；接受门电路97的输出信号和AND回路94的输出信号ZSTE生成正常行使能信号NRE的OR回路98。
门电路95在反相备用强制信号ZSTE为L电平时作为缓冲器回路动作，根据备用行使能快速信号SREFF，生成输出信号。另一方面，门电路95在反相备用强制信号ZSTE为H电平时变为禁止状态，输出L电平的信号。
门电路97在备用强制信号STE为L电平时，作为缓冲器回路动作，根据正常行使能快速信号NREF，生成输出信号。门电路97另外还在备用强制信号STE为H电平时变为禁止状态，把输出信号固定为L电平。
来自该OR回路96的备用行使能快速信号SREF在备用主字线译码器86内生成，决定备用主字线SMWL被选择与否。在配置多条备用主字线的情况下，该OR回路96输出的备用行使能快速信号SREF一起传送给这多个备用主字线译码器。
OR回路98也可以分别针对正常主字线设置，另外，来自该OR回路98的正常行使能信号NRE也可以一起传输给在正常存储阵列NMA中与正常主字线对应配置的正常主字线译码器80。
此外，坏地址编程回路12的结构与图5所示结构相同，只是各输出信号所用的符号变了。
另外，地址变换回路80的结构与图8所示结构相同，取代测试方式指示信号TE，而提供备用行强制信号STE。
图19表示按照本发明实施例3的半导体存储装置试验方法的流程图。以下参照图19说明该图17所示的半导体存储装置的动作。
首先，把测试方式指示信号TMOD和强制设定信号SRFRC设置为L电平，至少向补救对象的行地址写入棋盘模式(步骤20)。在这里，也可以只对于坏地址的主字线的子字线，对偶数地址和奇数地址写入棋盘模式。也可以不这样做，而是对包括坏地址的子字线的所有行地址进行棋盘模式写入。
通过将测试方式指示信号TMOD设定为H电平，把强制设定信号SRFRC设定为L电平，使AND回路94的输出信号变为H电平，使OR回路98输出的正常行使能信号NRE变为H电平，不论坏地址编程如何，都可根据地址信号选择正常主字线。
其次，测试方式指示信号TMOD和强制设定信号SRFRC一起设定为H电平。在这种状态下，AND回路92输出的备用行强制信号STE变为H电平，OR回路96的备用行使能信号SREF变为H电平。因此，备用主字线译码器80把备用主字线SMWL驱动为选择状态。此时，地址变换回路80进行地址变换操作，对备用子字线交换偶数地址和奇数地址并写入数据。
选择该备用子字线时，反相器90的输出信号为L电平，AND回路94的输出信号ZSTE变为L电平。此时，不论坏地址编程回路的输出信号NREF的逻辑电平为何，门电路97的输出信号均为L电平，把正常行使能信号NRE设置为L电平。因此，即使在存取坏地址时，也能可靠地防止多重选择。
由于该备用行强制信号ZSTE为L电平，门电路95根据坏地址编程回路的输出信号SREFF，改变其输出信号SREF。
因此，对于备用子字线，可以可靠防止多重选择，并交换偶数地址和奇数地址，写入棋盘模式。
接着，测试方式指示信号TMOD设定为L电平。在这种情况下，AND回路92和94输出信号STE和ZSTE都变为L电平。因此，门电路95和97作为缓冲器回路动作，另外，OR回路96和98也作为缓冲器动作，备用行使能信号SREF和正常行使能信号NRE分别随着坏地址编程回路输出的信号SREFF和NREF而变化。此时，强制设定信号SRFRC的状态是任意的。
在此状态下，至少依次读出补救对象的行地址的数据(进行冗余置换)，读出的数据与预期值数据进行比较(步骤S22)。此后，根据读出的数据模式与预期值数据模式的比较结果，进行是否发生了多重选择的判断，根据该判断结果，采取熔丝重新编程等必要的处理(步骤S23)。
在该图19所示的动作顺序的情况下，数据写入时，进行地址变换。因此，至少对于备用字线SSWL0-SSWL3，把在正常存储阵列MA中的偶数地址上写入的数据模式写入奇数地址，把奇数地址上写入的数据写入偶数地址。因此，在发生多重选择的情况下，例如，即使备用子字线SSWL0和正常子字线NSWL0同时被选择，由于该正常子字线NSWL0中存储着偶数地址的数据模式，在备用子字线SSWL0中存储着奇数地址的数据模式，故可正确地进行多重选择的检测。
另外，即使在该图19所示的动作流程中，该动作流程也可以作为多重选择专用的测试顺序，另外，在进行其他存储单元漏电测试等测试的同时，也可以就所有行地址空间进行测试。但是，在步骤S22中仅就进行了坏行地址置换的子字线空间进行存取。
从该图17至图19所示的结构中，没有必要对备用子冗余存储阵列专门设置子字线译码器，可减少回路占用面积。此外，即使对于坏正常子字线，通过驱动为选择状态并进行数据写入，也能够可靠地经常在与坏正常子字线对应的备用子字线上写入相反的数据模式，即使在发生了多重选择的情况下，也能可靠地检测出多重选择。
另外，经常发生多重选择的情况下，无须特地强制对坏正常子字线写入数据。因此，在这种情况下，仅仅在坏行地址数据写入时，才把备用行选择信号STE设置为H电平，不必使用图18所示的结构。
如上所述，按照本发明实施例3，构造成至少在对备用字线写入数据时进行地址变换，可使子字线译码器为正常存储阵列和子冗余存储阵列所共有，可减少回路占用面积。
图20表示按照本发明实施例4的地址变换回路的结构。该图20所示的地址变换回路99与以前的图3所示备用地址变换回路14或图17所示的地址变换回路80对应。
在图20中，地址变换回路99包括接受测试方式指示信号TE、生成反相测试方式指示信号ZTE的反相器100；根据互补的测试方式指示信号TE和ZTE选择性地导通、导通时把行地址位/RA1传输给节点105的CMOS传输门101；根据互补的测试方式指示信号TE和ZTE，与CMOS传输门101互补导通、导通时把行地址位RA1传输给节点105的CMOS传输门102；根据互补的测试方式指示信号TE和ZTE选择性地导通、导通时把行地址位RA1传输给节点106的CMOS传输门103；以及根据互补的测试方式指示信号TE和ZTE与CMOS传输门103互补导通、导通时把行地址位/RA1传输给节点106的CMOS传输门104。
测试方式指示信号TE为L电平时，CMOS传输门101和103导通，分别向节点105和106传输行地址位/RA1和RA1。一旦测试方式指示信号TE变为H电平，CMOS传输门102和104导通，分别把行地址位RA1和/RA1传输给节点105和106。就是说，该图20所示地址变换回路99上，一旦测试方式指示信号TE变为H电平，行地址位RA1和/RA1便交换位置进行传输。该行地址位RA1和/RA1通过交换位位置，等价地反转该行地址位RA1的逻辑电平。
地址变换回路99的输出信号传输给子译码回路150。该子译码回路150与图3所示的备用子字线译码器15或图17所示的子字线译码器82对应。在图20中，显示对所提供的行地址位进行预译码的预译码回路150A的结构。
预译码器150A包括接受节点105上的地址位和行地址位/RA0，生成预译码信号X0的AND回路107；接受节点105上的地址位和行地址位RA0，生成预译码信号X1的预译码回路108；接受节点106上的地址位和行地址位/RA0生成预译码信号X2的AND回路109；接受节点106上的地址位和行地址位RA0，生成预译码信号X3的AND回路110。
这些预译码信号X0-X3在选择时分别指定子字线SWL0-SWL3。
根据子字线译码回路150内的这些预译码信号X0-X3，生成子译码信号的回路部分与图9所示的结构相同。
图21表示利用图20所示地址变换回路99的情况下子字线NSWL0-NSWL3和SSWL0-SSWL3与地址位(RA1，RA0)的对应关系。由于对正常子字线NSWL0-NSWL3不进行地址变换，所以不论测试方式指示信号TE为L电平还是H电平，行地址位(RA1，RA0)为(0，0)、(0，1)、(1，0)、(1，1)时，分别指定正常子字线NSWL0，NSWL1，NSWL2和NSWL3。
测试方式指示信号TE为L电平时，分别向节点105和106传输行地址位/RA1和RA1。因此，在这种情况下，预译码信号X0-X3分别在指定10进制数地址0-3时进行选择。就是说，测试方式指示信号TE为L电平时，备用子字线SSWL0-SSWL3与正常子字线NSWL0-NSWL3分别对应。
一旦测试方式指示信号TE设定为H电平，便向节点105传输地址位RA1，向节点106传输地址位/RA1。因此，在这种情况下，由于进行地址变换，所以行地址位(RA1，RA0)为(1，0)、(1，1)、(0，0)、(0，1)时，分别选择备用子字线SSWL0、SSWL1、SSWL2和SSWL3。
测试方式指示信号TE为L电平时，发生备用子字线SSWL0和正常子字线NSWL0的多重选择。一旦测试方式指示信号TE设定为H电平，便发生备用子字线SSWL0和正常子字线NSWL2之间的多重选择。
正常子字线NSWL2和备用子字线SSWL0所连接的存储单元的配置，与图4所示的不同。因此，在这种情况下，对于地址(RA1，RA0)＝(0，0)和(1，0)，进行数据写入，使之形成棋盘模式。同样地，对于地址(RA1，RA0)＝(0，1)和(1，1)，进行数据模式写入，使之形成棋盘模式。
图22概略地表示该正常子字线NSWL0-NSWL3和备用子字线SSWL0-SSWL3与一列存储单元的连接。在图22中，在正常子字线NSWL0和NSWL1与位线BL交叉的部分分别配置正常存储单元NMC0和NMC1。另一方面，在正常子字线NSWL2和NSWL3与反相位线/BL交叉的部分分别配置正常存储单元NMC2和NMC3。
备用子字线SSWL0-SSWL3用与这些正常子字线NSWL0-NSWL3相同的存储单元的配置连接备用存储单元。因此，在备用子字线SSWL0和SSWL1分别与位线BL交叉的部分配置备用存储单元SMC0和SMC1，在备用子字线SSWL2和SSWL3与位线/BL交叉的部分对应地配置备用存储单元SMC2和SMC3。
对正常存储单元NMC0写入H电平的数据，另一方面，从外部对正常存储单元NMC2写入L电平的数据。由于在反相位线/BL上显现与外部数据逻辑电平相反的数据，所以实际上在正常存储单元NMC2存储着H电平的数据。
同样地，从外部对备用存储单元SMC0写入H电平的数据，从外部对备用存储单元SMC2写入L电平数据。因此，即使在这种情况下，实际上在备用存储单元SMC2上也存储着H电平的数据。
测试方式指示信号TE为L电平时，向备用子字线SSWL0和NSWL0写入相同数据模式，向正常子字线NSWL2和备用子字线SSWL2存储这样的数据模式，使之与这些子字线NSWL0和SSWL0的数据模式形成棋盘模式。
使测试方式指示信号TE为H电平并指定了坏地址时，在指定了正常子字线NSWL0的情况下，备用子字线SSWL2被驱动为选择状态。另外，在指定了正常子字线NSWL2的情况下，选择备用子字线SSWL0。
现将考虑在测试方式指示信号TE为H电平，读出数据的情况下，备用子字线SSWL0被选择的状态。在这种情况下，发生多重选择时，正常子字线NSWL2被选择。因此，在位线BL上，读出备用存储单元SMC0所存储的H电平数据，如图23所示，该位线BL的电压电平从中间电平的预充电电压上升。同样地，在反相的位线/BL上，从正常存储单元NMC2传输H电平数据，反相的位线/BL的电压电平也上升。
因此，位线BL和/BL电压电平都上升，所以读出放大器在该位线BL和/BL上呈现的电位差无法得到正确的差动放大，显示出不定的数据。此后，通过在外部对预期值的数据模式和读出的数据模式进行比较，判断是否发生了多重选择。
其他备用子字线也是如此，写入这样的数据模式，使之在相邻的偶数地址上形成棋盘模式，而且在相邻的奇数地址上，通过写入这样的数据模式，使之形成棋盘模式，使得通常在位线BL和/BL上发生同一方向上变化的电压变化，读出放大器无法正确地进行读出动作，向外部读出与预期值模式不同的数据模式，故可检测出发生了多重选择。
另外，在该实施例4中的多重选择检测动作，也可以用于以前的实施例2和3中的任何一个。因此，写入测试数据时，把测试方式指示信号TE设置为H电平，也可以对行地址进行数据写入。此外，也可以仅仅对与坏地址相关的行地址进行数据写入/读出。
另外，在该实施例4中，也不限于层次字线结构，对于非层次字线结构也可以通过切换坏地址编程回路的输出信号和备用字线的对应关系来同样检测出多重选择。
另外，子字线的数目不限于4，例如，设置为8条也行。
如上所述，若按照本发明实施例4，根据测试方式指示信号交换备用子字线的高位地址位的位置，即可变更引起多重选择的字线组，由于这些子字线连接的存储单元的配置模式不同，所以通常使引发多重选择时在成对的位线上发生同一方向变化的电压变化，故可正确地检测出多重选择。
以上说明了以DRAM(动态随机存取存储器)作为半导体存储装置的一个示例。但是，只要是通过熔丝元件编程，坏的正常字线用备用字线置换，而且这些正常存储单元和备用存储单元共有一列地配置的半导体存储装置，则都可适用于本发明。
如上所述，按照本发明，构成可以变换备用字线的地址，可以向引发多重选择的备用行和正常存储单元行写入不同的数据模式，即可正确地检测出坏地址的编程缺陷。
权利要求
1.一种半导体存储装置，包括配置成矩阵状的多个正常存储单元和配置成矩阵状的多个备用存储单元，所述多个存储单元配置成多行，使得至少与所述的多个正常存储单元共有列；与所述各正常存储单元行对应配置、与各个对应的行的正常存储单元连接的多条正常字线；与所述多个备用存储单元行对应配置、与各个对应的行的备用存储单元连接的多条备用字线；对坏的正常字线地址进行编程的坏地址编程回路，所述坏地址编程回路包括生成一致指示信号的回路，该信号用以指示外部地址与所编程的坏地址一致/不一致的判定结果；用以根据所述外部地址和所述一致指示信号，从所述正常字线和备用字线中选择相应的字线的字线选择回路；以及用以变更所述外部地址与所述多条备用字线的对应关系的地址变更回路。
2.如权利要求1所述的半导体存储装置，其特征在于，所述地址变更回路，根据测试方式指示信号，变更所述外部地址与所述备用字线的对应关系，以便选择与通常动作方式时不同的备用字线。
3.如权利要求1所述的半导体存储装置，其特征在于，还备有与所述各正常存储单元列和所述备用存储单元列对应配置、与各个对应的列的正常和备用存储单元连接的多条位线，所述地址变更回路，变更所述对应关系，以在所述坏字线和列方向上，选择用与存储单元配置相同的模式连接备用存储单元的备用字线。
4.如权利要求1所述的半导体存储装置，其特征在于，还具有与所述正常和备用存储单元列分别对应地配置、与各个对应的列的正常和备用存储单元连接的多个位线对，所述地址变更回路变更所述对应关系，以在所述坏字线和列方向上，选择用与存储单元配置不同的模式连接备用存储单元的备用字线。
5.如权利要求1所述的半导体存储装置，其特征在于，还具有与所述正常和备用存储单元列对应配置、与各个对应的列的正常和备用存储单元连接的多个位线对，所述地址变更回路变更地址，以便在通常动作方式下，在所述坏地址的坏字线和列方向上，选择用与存储单元配置相同的模式连接备用存储单元的备用字线，而且在测试动作方式下，在所述坏字线和列方向上，选择用与存储单元配置相同的模式连接存储单元的其他备用字线。
6.如权利要求1所述的半导体存储装置，其特征在于，还具有与各所述正常和备用存储单元列对应地配置、与各个对应的列的正常和备用存储单元连接的多个位线对，所述地址变更回路变更地址，以便在通常动作方式下，在所述坏地址的坏正常字线和列方向上，选择用与存储单元配置相同的模式连接备用存储单元的备用字线，并且在测试动作方式下，在所述坏正常字线和列方向上，选择用与存储单元配置不同的模式连接备用存储单元的备用字线。
7.如权利要求1所述的半导体存储装置，其特征在于，所述地址变更回路进行所述备用字线的地址的偶数/奇数的变换。
8.如权利要求1所述的半导体存储装置，其特征在于，所述正常字线和所述备用字线，分别具有由与预定数目的存储单元行对应配置的主字线和与各个对应的行的存储单元连接的子字线构成的层次字线结构，所述坏地址编程回路，对与坏的正常存储单元行对应配置的主字线的地址进行编程并存储，所述字线选择回路，包括根据所述一致指示信号和指定所述外部地址的主字线的主字线地址，选择正常主字线的正常主字线选择回路，根据指定所述外部地址的子字线的子字线地址，生成用以选择所述正常字线的子字线的子字线选择信号的正常子字线选择回路，根据所述一致指示信号，选择所述备用字线的主字线的备用主字线选择回路，根据所述子字线的地址，生成用以选择所述备用字线的子字线的备用子字线选择信号的备用子字线选择回路；所述地址变更回路，变更提供给所述备用子字线选择回路的子字线地址。
9.如权利要求8所述的半导体存储装置，其特征在于，分别设置所述备用子字线选择回路和所述正常子字线选择回路。
10.如权利要求8所述的半导体存储装置，其特征在于，所述备用子字线选择回路和所述正常子字线选择回路，用同一选择回路构成，所述同一选择回路的输出共同地传达给所述正常和备用子字线，所述地址变更回路，在选择所述备用子字线的动作方式时，进行所述外部地址中所包含的子字线地址的变更，传输给所述同一选择回路。
11.如权利要求8所述的半导体存储装置，其特征在于，所述子字线地址包含多个位，所述字线选择回路包括内部地址生成回路，后者根据所述子字线地址，生成多个位的互补内部子字线地址，所述地址变更回路，变更所述子字线地址的互补位的位置并输出。
12.如权利要求8所述的半导体存储装置，其特征在于，所述地址变更回路，交换对所述子字线地址的特定的一位生成的互补位的位置并输出。
全文摘要
通过备用地址变换回路，在数据写入时和数据读出时，使备用子字线的地址分配与正常子字线的地址分配不同。写入数据，使地址变换前和变换后的备用字线中存入相反的数据模式。发生多重选择时，由于在对应的位线上发生数据冲突，所以可以可靠地检测出多重选择。
文档编号G01R31/28GK1428788SQ0215746
公开日2003年7月9日 申请日期2002年12月18日 优先权日2001年12月26日
发明者赤松宏 申请人:三菱电机株式会社