专利名称：存储器扫描测试的制作方法
技术领域：
本发明涉及用于测试包含存储单元的半导体装置的方法，且涉及用于实施此类方法 的装置。
技术背景各种半导体装置包含位于共用半导体电路小片上的电可擦可程序只读存储器(下文 称为"EEPROM")和数字核心。图1说明具有数字核心110和EEPROM 120的此类装 置100。数字核心110经由一系列输入和输出数据线连接到EEPROM 120。所述输入数 据线为bi0到bi3，且允许数据从数字核心110写入EEPROM 120内的相应EEPROM单 元121。所述输出数据线为bo0到bo3，且允许从EEPROM 120内的相应EEPROM单元 121读取数据。装置100的典型测试涉及使用数据输入线bi0到bi3以交替图案写入EEPROM,且 接着经由数据输出线bo0到bo3读取所述交替图案。将读取的图案与写入的图案进行比 较，以确定是否存在与输入数据线bi0到bi3或输出数据线bo0到bo3相关联的短路或 开路，以及相应的EEPROM单元121是否适当地操作。EEPROM写入和EEPROM读取 相对于装置100的时钟率可能需要大量时间。因此，完成装置100的完整测试可能花费 相当大量的时间，且测试所述装置所需的时间大体上由所述EEPROM读取和/或写入时 间控制。此外，测试单个装置所花费的时间的量可能在潜在的需要测试的数百万个装置 上倍增。因此，前面提及的装置测试途径通常既昂贵又低效。需要用于测试各种电路的替代性系统和方法。 发明内容本发明提供用于测试包含存储单元的半导体装置的方法，和实施此类方法的装置。 本发明的一些实施例提供用于测试包含存储单元的装置的方法。所述方法包含提供 具有模拟和数字部分两者的装置。在所述情况下，所述数字部分包含多个锁存器装置，且所述模拟部分包括多个存储单元和多个选择器装置。所述多个选择器装置中的每一者 电耦合到所述存储单元中的相应一者，至少间接耦合到所述多个锁存器装置中的一者， 且由选择器输入控制。负载时钟施加到所述多个锁存器装置，使得图案加载到所述多个 锁存器装置中。所述选择器输入经确认以使得所述图案的推导图由所述多个选择器接收，且返回到所述多个锁存器装置的至少一子集。系统时钟施加到所述多个锁存器装置， 使得所述图案的所述推导图加载到所述多个锁存器装置中。在一种特定情况下，所述存 储单元是EEPROM单元，而在其它情况下，所述存储单元是不同类型的存储单元。在 一些情况下，所述选择器装置是多路复用器(也被称为"mux")。在各种情况下，所述 方法进一步包含将负载时钟施加到所述多个锁存器装置，使得所述图案的所述推导图由 经锁存装置提供到输出。在所述方法的各种情况下，多个锁存器装置形成于扫描链中。在所述情况下，将所 述负载时钟施加到所述多个锁存器装置使得所述图案加载到所述多个锁存器装置中可 包含向所述扫描链提供所述负载时钟的多个循环。在所述情况下，所述方法可进一步包 含将所述负载时钟施加到所述扫描链中的所述多个锁存器装置，使得所述图案的推导图 由所述多个锁存装置提供到输出。在所述扫描链被顺次加载和卸载的情况下，此过程可 能涉及所述负载时钟的若干循环。当实施为扫描链时，所述扫描链可顺次移位以加载和 /或卸载图案。在各种情况下，当选择器输入处于一个电平时，将系统时钟施加到所述多 个锁存器装置，且当所述选择器输入处于另一电平时，将负载时钟施加到所述多个锁存 器装置。因此，只作为一个实例，当测试选择器被确认为高时，将系统时钟施加到所述 多个锁存器装置，且当选择器输入被确认为低时，施加负载时钟。在一些情况下，所述方法进一步包含将负载时钟施加到多个锁存器装置，使得另一 图案加载到所述多个锁存器装置中，且所述选择器输入经驱动以使得所述图案的推导图 被写入所述存储单元中的至少一部分。另外，将系统时钟施加到所述多个锁存器装置， 使得另一图案的推导图从所述存储单元的所述部分加载到所述多个锁存器装置。本发明的其它实施例提供用于促进高效半导体装置测试的装置。所述装置包含具有 模拟部分和数字部分的混合信号装置。所述模拟部分包含多个存储单元，其每一者与相 应的选择器装置相关联。在一些情况下，此类选择器装置是多路复用器。所述存储单元 和相关联的选择器装置可经由数字部分存取，且所述选择器装置可操作以绕过所述相关 联的存储单元。所述数字部分包含耦合到所述选择器装置中的一者或一者以上的多个锁存器装置。在一些情况下，所述多个锁存器装置在扫描链中形成，可使用负载时钟而使 所述扫描链加载有图案。在此加载发生之后，可使用系统时钟从所述多个选择器装置锁 存所述图案的推导图。在各种情况下，使用系统时钟对所述数字部分进行计时，且所述 选择器装置是经由选择器输入控制的多路复用器。在此类情况下，当选择器输入处于特 定电平时，从数字部分提供到多路复用器的数据可在所述系统时钟的循环内返回到所述 数字部分。在一些情况下，当选择器输入处于另一电平时，从数字部分提供到多路复用器的数据写入相关联的存储单元。本发明的其它实施例提供具有测试功能的混合信号装置。此类装置包含数字核心和 模拟存储器。所述数字核心包含形成于扫描链中的多个锁存器装置，且可使用系统时钟 或负载时钟加载。所述模拟存储器包含多个存储单元和多个多路复用器。所述多个多路 复用器中的每一者由选择器输入控制，电耦合到所述存储单元中的相应一者，且至少间 接耦合到所述多个锁存器装置中的一者。所述选择器输入一确认，数据就从所述数字核 心提供到所述多个多路复用器，且从所述多路复用器返回到所述数字核心，而不必写入 相关联的存储单元。所述存储单元可以是(例如)EEPROM和EPROM单元。
图1是具有数字核心和EEPROM的现存混合信号装置的示意图； 图2是根据本发明一些实施例的针对经改进的可测试性而设计的混合信号系统的示 意图；图3是根据本发明其它实施例的针对经改进的可测试性而设计的混合信号装置的示 意图；图4是可相对于图2和图3中所描绘的实施例而使用的示范性扫描链途径；以及 图5是说明根据本发明一个或一个以上实施例的测试方法的流程图。
具体实施方式
本发明的一些实施例提供用于促进高效半导体装置测试的系统。此类系统可包含混 合信号装置。如本文中所使用，术语"混合信号装置"以其最广泛的意义被使用，以表 示并入有不同信令途径的任何半导体装置。因此，举例来说，混合信号装置可包含数字 部分和模拟部分两者。基于本文所提供的揭示内容，所属领域的技术人员将了解可使用 本发明的实施例来增加的多种混合信号装置。所述模拟部分可包含多个存储单元，其每 一者与相应的选择器装置相关联。如本文中所使用，术语"存储单元"以其最广泛的意 义被使用，以表示能够存储信息的任何半导体装置和/或电路。因此，只作为一些实例， 存储单元可以是EEPROM单元、EPROM单元、快闪存储器单元、DRAM单元或SDRAM 单元。基于本文所提供的揭示内容，所属领域的技术人员将了解可相对于本发明的一个 或一个以上实施例而使用的多种存储单元。而且，如本文中所使用，术语"选择器装置" 以其最广泛的意义被使用，以表示能够使信号路径转向的任何半导体装置和/或电路。因 此，举例来说，选择器装置可能是多路复用器(或mux)。基于本文所提供的揭示内容， 所属领域的技术人员可了解将作为根据本发明一个或一个以上实施例的选择器装置而操作的其它装置和/或电路。而且，如本文所使用，短语"所述多个锁存器的至少一子集" 表示任何数目的锁存器，从所述多个锁存器中的零个锁存器至多达所述多个锁存器中的 所有锁存器。在根据前面所提及的实施例的系统中，存储单元和相关联的选择器装置可经由数字 部分存取，且选择器装置可操作以绕过相关联的存储单元。所述数字部分包含耦合到所 述选择器装置中的一者或一者以上的多个锁存器装置。如本文中所使用，术语"锁存器 装置"以其最广泛的意义被使用，以表示能够基于时钟输入而存储信息的任何半导体装 置和/或电路。因此，举例来说，锁存器装置可以是任何类型的触发器或其它类似装置。 基于本文所提供的揭示内容，所属领域的技术人员可了解将作为根据本发明一个或一个 以上实施例的锁存器装置而操作的其它装置和/或电路。在一些情况下，锁存器装置形成于扫描链中。由此，用于实施装置的正常操作模式 的锁存器装置可重新用于实施测试程序。在此类情况下，可使用负载时钟而使所述扫描 链加载有许多图案。所加载的图案接着可传播通过各种电路。使用系统时钟，所述图案 的推导图可存储在所述相同锁存器装置中。接着可使用负载时钟来对所述扫描链进行计 时，以将所述推导图案卸载到测试输出。如本文中所使用，术语"推导"在修饰术语"图 案"时以其最广泛的意义被使用，以表示原始图案，或所述原始图案的某一经修改型式。 因此，举例来说，可将原始图案的元素加载到锁存装置中。又，所述图案的所述元素可 直接提供到选择器装置，且由所述选择器装置返回到锁存器装置。在此情况下，所述图 案的所述元素在未经修改的情况下直接返回，但被称为所述图案的"推导图"。相反， 原始图案的元素可加载到经锁存装置中，经过可修改所述元素的电平的多种逻辑，且经 修改的元素接着可返回到锁存器装置。在此情况下，所述图案在经修改的条件下返回， 但类似地被称为所述图案的"推导图"。在使用扫描链的情况下，其可提供允许大范围的测试程序而不会实质上增加所需的 半导体面积的优点。在一种特定情况下，有可能使用负载时钟来对所述扫描链进行加载， 且在其后不久以系统时钟来对所述扫描链进行计时，以捕获选择器所提供的数据信号。在一种情况下，在系统时钟的一个循环内， 一施加负载时钟，就通过所述扫描链将数据提供到所述选择器，且一施加系统时钟，就将来自所述选择器的对应数据计时输入回所述扫描链中。这提供测试模拟部分与数字部分之间的互连而不会引起写入和/或读取所述 存储单元所需的通常相当大的时间损失的能力。由此，更大范围的测试可能变得实际，且所述测试可能需要显着更少的时间。本发明的一个特定实施例提供一种用于实施可测试装置的方法。实施所述方法可包含使用此项技术中己知的设计技术和工具来设计半导体装置。所述方法可具体地包含设 计装置的数字部分和模拟部分。所述数字部分包含可基于系统时钟和负载时钟两者而加 载且形成于扫描链中的多个锁存器装置。所述模拟部分包含许多存储单元和多路复用 器，其中所述多路复用器中的至少一些电耦合到所述存储单元中的相应一者。此类多路 复用器至少间接耦合到所述锁存器装置中的一者，且由选择器输入控制。电路经设计以 控制所述选择器输入的确认，使得所述选择器输入一确认，数据就从所述数字部分提供 到所述多路复用器，且从所述多路复用器返回到所述数字部分。转向图2，说明根据本发明各个实施例的系统200。系统200包含数字核心210、模 拟装置220和测试存储器230。数字核心210经由一系列输入数据线261， 262， 263， 264和一系列输出线265， 266， 267， 268连接到模拟装置220。另外，在数字核心210 与模拟装置220之间提供选择器输入215。模拟装置220包含许多存储单元221，其每 一者与相应的选择器装置225相关联。所述输入数据线允许数据从数字核心210写入模 拟装置220内的相应的存储单元221。所述输出数据线允许从模拟装置220内的相应的 存储单元221读取数据。选择器225允许数据绕过相关联的存储单元221。因此，举例 来说，在选择器输入215以一个电平提供的情况下，输入线261上所提供的数据经由选 择器225a提供到输出线268上，且无需经过存储单元221a。或者，在选择器输入215 以另一电平提供的情况下，输入线261上所提供的数据写入存储单元221a，且输出线 268将所写入的值反映在存储单元221a的随后读取上。其它选择器225相对于相应的输 入线，输出线和存储单元而类似地起作用。在一些情况下，模拟装置220是EEPROM， 且存储单元221是EEPROM单元。在操作中，选择器输入215可经确认以使得存储单元221被绕过，且输入线261， 262， 263和264上的数据在数据输出线268， 267， 266和265上的一些最小传播延迟之 后被反映。在一些情况下，选择器225是多路复用器。在所述情况下，所述多路复用器 包含两个输入 一个输入来自相关联的存储单元221的输出，且另一个输入来自输入线 261， 262， 263， 264中的相应一者。来自多路复用器的输出是输出线265， 266， 267， 268中的相应一者。基于选择器输入215，来自相关联的存储单元221或相应的输入线 261， 262， 263或264的输出驱动相关联的输出线265， 266， 267或268。从模拟装置220接收到的数据，无论其是来自输入线261， 262， 263, 264的数据，还是来自储单元221的数据，都由数字核心210经由输出线265， 266， 267， 268接收。此数据通过锁存装置存储在数字核心210内，且接着经由接口 235转移到测试存储器230。在一种特定情况下，接口 235是串行接口。测试存储器230可以是任何能够经由接口 235接收信息且至少临时存储接收到的数据的装置。在至少一些情况下，数字核心 210和模拟装置220在与测试存储器230不同的共用半导体电路小片装置上实施。在一 种特定情况下，测试存储器230是作为测试夹具(test fixture)的一部分而实施的存储器 装置。所述测试夹具可适合于测试包含数字核心210和模拟装置220中的一者或两者的 半导体装置。保存在测试存储器230中的数据可与预期结果进行比较，以确定所测试的 半导体装置通过还是不合格。转向图3，说明根据本发明各个实施例的示范性混合信号装置300。装置300包含 数字部分310和模拟部分320。如图所示，数字部分310包含测试模式控制340，测试 模式控制340负责控制何时选择混合信号装置300的测试模式或正常操作。测试模式控 制340控制选择器输入215和选择器316的确认。如下文更全面地描述，选择器输入215 和选择器输入316控制多路复用器325，以及锁存装置361， 362， 363， 364的使用。基 于本文所提供的揭示内容，所属领域的技术人员将了解，在一些情况下，选择器输入215 和选择器输入316可以是相同信号，或可以是不同信号，视相对于混合信号装置300而 实施的测试过程而定。测试模式控制340可经由如此项技术中已知的一种或一种以上方法而编程。举例来 说，测试模式控制340可连接到混合信号装置300的外部插脚，其控制所述装置是否在 测试模式下操作，或是否在正常操作模式下操作。或者，混合信号装置300可包含一个 或一个以上寄存器，其可以控制字编程。特定控制字的编程可导致测试模式控制340在 正常操作模式与测试模式之间切换混合信号装置300的操作。基于本文所提供的揭示内 容，所属领域的技术人员将了解测试模式控制340的多种实施方案和/或可相对于混合信 号装置300而设计和操作的各种测试和正常操作模式。另外，数字部分310包含许多锁存器装置361， 362， 363， 364。虽然只展示四个锁存器装置，但所属领域的技术人员将了解，可视实施数字部分310的半导体装置的设计和/或电路小片尺寸而使用任何数目的锁存器装置。锁存器装置361， 362， 363， 364中的每一者与各个逻辑351， 352， 353， 354相关联，所述逻辑包含用于实施混合信号装置300的预期目的的元件。举例来说，逻辑351可包含(但不限于)组合逻辑、直接有线连接、经缓冲的连接和/或类似物。虽然只在输出线265， 266， 267， 268的路径中展示逻辑351， 352， 353， 354，但应了解逻辑351， 352， 353， 354可视数字部分310的设计而包含在输入线261， 262， 263， 264和输出线265， 266， 267， 268的任一者或两者中。另外，逻辑351， 352， 353， 354可经实施以使得当混合信号装置300在正常操作模式下操作时，以一种方式影响数字部分310和/或模拟部分320的操作，且当混合信号装置300在测试模式下操作时，以另一种方式影响数字部分310和/或模拟部分320 的操作。基于本文所提供的揭示内容，所属领域的技术人员将了解可在使用锁存器装置 361， 362， 363， 364的设计中使用的多种逻辑。如图所示，模拟部分320包含许多EEPROM单元321，其每一者由电平移位器322 驱动。如所属领域的技术人员将了解，电平移位器322促进EEPROM单元321的写入。 在(例如)使用其它类型的存储单元的情况下，可能不需要电平移位器322。多路复用 器325与模拟部分320中的每一 EEPROM单元321相关联。使用多路复用器325a作为 其它多路复用器325的代表性实例，多路复用器325a接收来自数字部分310的输入线 261和EEPROM单元输出323a。基于测试输入选择器215，多路复用器325a将EEPROM 单元输出323a或数据输入线261驱动到数据输出线268上。这提供绕过EEPROM单元 321的能力，与通过多路复用器325传播所需的时间量相比，EEPROM单元321将花费 大量时间量来读取和/或写入。应注意可视设计要求和电路小片尺寸而实施任何数目的 EEPROM单元、电平移位器和多路复用器。因此，使用EEPROM单元，电平移位器和 多路复用器的四个组合仅仅是实例。在混合信号装置300的正常操作中，使用系统时钟371对锁存器装置361， 362， 363， 364进行计时。由此，系统时钟371 —确认，锁存器装置就能够通过包含多路复用器325; 经由电平移位器322的EEPROM单元321和/或逻辑351， 352， 353， 354的各种逻辑来 驱动所锁存或存储的值。另外，统时钟371—确认，锁存器装置就能够捕获通过多路复 用器325;逻辑351， 352， 353， 354传播和/或来自EEPROM单元321的数据。基于本 文所提供的揭示内容，所属领域的技术人员将了解此类锁存器装置在与在正常操作模式 下操作的特定半导体设计相互作用时的操作。相反，当混合信号装置300置于使用测试模式控制340的测试模式下时，选择器输 入215和/或选择器316被选择性地确认。在一些测试模式下，锁存器装置361， 362， 363， 64中的至少一些布置在扫描链中。所述扫描链通过将锁存器装置361， 362， 363， 364中的一者的输入与所述锁存器装置中的另一者的输出驱动在一起而组合。由此，可 通过将图案顺次施加到扫描链输入336 (即，所述扫描链中的第一锁存器装置的输入)， 且以负载时钟372不断地对所述扫描链中的锁存器装置361， 362， 363， 364的每一者 进行计时，直到预定图案加载到锁存器装置361， 362， 363， 364中为止，来将所述图 案加载到所述扫描链中。随着所述图案加载到所述扫描链中，所述图案的元素呈现在锁 存器装置361， 362， 363， 364的每一者的输出上，且传播到(除其它位置以外)模拟 部分320。在模拟部分320中，视选择器输入215的确认电平而定，所述图案写入EEPROM单元321或直接传播通过多路复用器325。接着所述图案传播通过其在此处向锁存器装 置361， 362， 363， 364呈现的逻辑351， 352， 353， 354。系统时钟371接着施加到锁 存器装置361， 362， 363， 364，这导致所述图案的推导图在锁存器装置361 ， 362， 363， 364中被捕获。接着以负载时钟372对所述扫描链进行计时，这导致所述图案的推导图 以串行形式呈现在测试输出端235上。基于选择器316的确认电平而将系统时钟371与 负载时钟372选择性地施加到锁存器装置361， 362， 363， 364。基于本文所提供的揭示内容，所属领域的技术人员将了解根据本发明一个或一个以 上实施例的其它可能的实施方案。举例来说，关于安置在各种寄存器、多路复用器和存 储单元之间的各种装置和/或连接。只作为许多实例中的一些实例，可在寄存器361与多 路复用器325a之间实施组合逻辑和/或缓冲器，或可在寄存器361与寄存器362之间实 施组合逻辑、缓冲器、 一个或一个以上额外锁存器。因此，应了解，在数字部分310中 可能存在许多锁存器，其可能不直接连接或间接连接到任何存储单元。这些额外寄存器 可以是扫描链的一部分，或可以不是任何扫描链的一部分，视特定设计要求而定。因此， 将了解，视特定设计而定，可相对于各种电路而实施本发明的各个方面。转向图4，描绘扫描链400的可相对于系统200和/或混合信号装置300而使用的示 范性部分。扫描链400包含一起形成为扫描链的一部分的两个锁存器装置410， 430。选 择器405控制锁存器装置410， 430在正常操作模式下操作还是在作为测试模式的一部 分的扫描链中操作。在正常操作模式下，选择器405通常被确认位于一个电平，且作为 混合信号装置300的一部分而实施的逻辑440经由多路复用器471驱动相应的锁存器装 置410， 430的输入411， 431。在此模式下，在系统时钟371的边缘上，锁存器装置410， 430接收并存储呈现在数据输入411， 431处的数据。来自锁存器装置410， 430的输出 413、 433驱动所述系统中的逻辑。或者，在测试模式下，选择器405在不同的确认电平之间来回切换，导致多路复用器471选择逻辑440或先前扫描输入441以驱动锁存器装置410， 430的输入411， 431。另外，选择器405选择负载时钟372或系统时钟371以导致数据的锁存。举例来说，选择器405可首先经确认，以使得扫描链中的先前扫描输入441 (例如，在扫描链400中，锁存器装置410在锁存器装置430之前)驱动所述扫描链中的随后装置以将图案加载到所述扫描链中。经由多路复用器372选择负载时钟372以使所述加载同步。通过以负载时钟372不断地对所述扫描链中的锁存器装置进行计时，直到顺次提供的呈现在所述扫描链中的第一锁存器装置处的图案级联到所述扫描链中为止，来完成加载。这通常涉及以数目与所述扫描链中的锁存器装置的数目相等的多个位来呈现图案，且以数目与所述扫描链中的锁存器装置的数目相等的多个时钟边缘来对所述扫描链进行计时。随着所述图案加载到所述扫描链中，锁存器装置410， 430的输出传播通过逻辑413， 433，且最终驱动逻辑输入440。接着选择器405经确认以使得逻辑输入440经由多路复 用器471施加到锁存器装置410， 430的驱动输入411， 431，且系统时钟472施加到锁 存器装置410， 430的时钟输入。由此，在系统时钟371的边缘上，逻辑440所呈现的 值锁存到锁存器装置410， 430中。此经锁存的值是最初加载到所述扫描链中的图案的 推导图。接着可切换选择器405的确认电平，使得先前扫描输入441驱动相应的锁存器装置 410， 430的输入411， 431，且负载时钟372施加到所述相应的锁存器装置410， 430的 时钟输入412， 432。接着负载时钟372可来回切换多次，导致所述图案的推导图传播通 过所述扫描链，且输出由所述扫描链中的最后一个锁存器装置驱动的图案输出。以此方 式，所述图案输出是所述图案的推导图的串行型式。转向图5，流程图500说明根据本发明一个或一个以上实施例的测试方法。按照流 程图500，向扫描链输入提供初始图案(框503)。此图案可以是其经设计以测试例如上 文相对于图3而描述的混合信号装置300的装置的某些方面的"1"和"0"的任何系列。 应注意，所述初始图案通常将包含数目与在测试中的装置中所实施的扫描链中的锁存器 装置的数目相等的多个位。然而，基于本文所提供的揭示内容，所属领域的技术人员将 了解可使用其它图案长度，且可使用"1"与"0"的任何组合来形成所述图案。选择器316接着可经确认以使得负载时钟372施加到扫描链中的锁存器装置。因此 随所述选择器被确认，负载时钟372来回切换足够的次数，以致使所述扫描链中的锁存 器装置361， 362， 363， 364以所述初始图案加载(框506)。作为一实例，所述图案长 度为四个位，且所述扫描链包含四个链接在一起的锁存器装置，所述负载时钟来回切换 四次以完成所述扫描链的加载。在所述扫描链较长的情况下，较长的图案连同较大数目 的负载时钟一起使用以对所述扫描链进行加载。基于本文所提供的揭示内容，所属领域 的技术人员将能够为加载将适合于特定设计的图案而开发图案和程序。另外，测试输入 选择器215可经确认以使用与其相关联的多路复用器325来绕过所述装置的模拟部分中 的EEPROM单元321 (框509)。随着所述图案加载在所述扫描链中(框506)，且选择所述多路复用器以绕过 EEPROM单元321 (框509)，来自所述扫描链中的各个锁存器装置的输出传播通过系统 中的逻辑且驱动所述扫描链的输入。选择器316接着来回切换，使得所述扫描链由所述 图案的推导图驱动且由系统时钟371计时。接着以系统时钟对所述扫描链计时一次，使得所述图案的推导图存储在所述扫描链的锁存器装置中(框512)。随着所述图案的推导 图在所述扫描链中被捕获，选择器316来回切换，使得所述扫描链中的每个锁存器装置 的输入是所述扫描链中的先前锁存器装置的输出，且以负载时钟372对所述扫描链中的 锁存器装置进行计时。这导致测试输出由所述扫描链中的最后一个锁存器装置驱动，从 而提供所述图案的推导图的串行输出(框515)。可分析所述测试输出(框518)以确定测试中的装置是否如所希望的那样起作用(框 521)。此分析可包含(例如)将所捕获的测试结果与已知的装置功能性进行比较。任何 偏差都可用来简单地使所述测试中的装置报废，或可另外用来确定确切的故障和可能的 设计改进以改进良率。在分析指示所述装置不好时(框521)，报废所述装置(框524)。 因为可在无需EEPROM单元321的写入和/或读取的情况下捕获所述图案的推导图，所 以所述测试与需要EEPROM存取的测试相比可快速完成。在一些情况下，所述图案传 播通过所述逻辑且返回所述锁存器装置所需的时间少于所述系统时钟的时钟循环。因 此，此途径提供一种非常高效的测试装置的方法。或者，在所述装置通过测试(框521)的情况下，确定在测试所述装置的过程中是 否已经施加了所有所需图案(框527)。在仍有其它图案(框527)的情况下，施加另一 图案(框530)，且重复框506到527的过程。 一旦已经处理了所需图案(框527)，就 可测试EEPROM单元。这涉及如相对于框506而描述的将图案加载到扫描链中(框533)。 此图案通常是交替位图案，例如"0101"图案。接着完成标准EEPROM写入，其将所 述图案写入适当的EEPROM单元(框536)。接着使用标准读取来读取所述EEPROM， 且在所述扫描链中使用系统时钟371来捕获所述EEPROM的输出(框539)。接着可如 相对于框515而描述那样从所述扫描链计时输出所俘获的结果，并对其进行分析(框 542)。在所述分析指示EEPROM单元321中的一者或一者以上的故障(框545)的情况下， 报废所述装置(框524)。否则，以另一图案(例如反向交替图案(即，"1010"))对所 述扫描链进行加载(框548)。所述图案接着写入EEPROM且从EEPROM读取(框551， 552)，且分析所述结果(框557)。在所述分析指示所述装置工作不当(框560)的情况 下，报废所述装置(框524)。否则，接受所述装置(框563)。本发明已经集中在将本发明的实施例用于可测试性目的，但应了解，本发明的一个 或一个以上实施例可相对于标准操作模式而使用。与本发明相关领域的技术人员将了解 所描述的实施例和应用只作为实例而呈现，且所主张的本发明的范围内存在其它实施 例、变化和应用。
权利要求
1.一种用于测试包含存储单元的半导体装置的方法，所述方法包括提供具有数字部分和模拟部分的装置；所述数字部分包含多个锁存器装置，且所述模拟部分包含多个存储单元和多个选择器装置；所述选择器装置的每一者电耦合到所述存储单元的相应一者，所述选择器装置的每一者至少间接耦合到所述多个锁存器装置的一者，且所述多个选择器装置的至少一者由选择器输入控制；将负载时钟施加到所述多个锁存器装置，其中将图案加载到所述多个锁存器装置中；驱动所述选择器输入，使得所述图案的推导图由所述多个选择器接收，且所述图案的所述推导图返回到所述多个锁存器装置的至少一子集；以及将系统时钟施加到所述多个锁存器装置，其中将所述图案的所述推导图加载到所述多个锁存器装置中。
2. 根据权利要求所述的方法，其中所述多个锁存器装置形成于扫描链中，且其中将 所述负载时钟施加到所述多个锁存器装置以使得所述图案被加载到所述多个锁 存器装置中包含向所述扫描链提供所述负载时钟的多个循环。
3. 根据权利要求2所述的方法，其进一步包括将所述负载时钟施加到所述扫描链中的所述多个锁存器装置，其中所述图案的 所述推导图由所述多个锁存器装置提供到输出；以及其中将所述图案的所述推导图从所述多个锁存器装置提供到所述输出包含向 所述扫描链提供所述负载时钟的多个循环。
4. 根据权利要求1到3中任一权利要求所述的方法，其中在所述选择器输入处于第 一电平时，将所述系统时钟施加到所述多个锁存器装置，且其中在所述选择器输 入处于第二电平时，将所述负载时钟施加到所述多个锁存器装置。
5. 根据权利要求1到3中任一权利要求所述的方法，其中所述图案是第一图案；其 中所述图案的所述推导图是所述图案的第一推导图；且所述方法进一步包括将所述负载时钟施加到所述多个锁存器装置，其中将第二图案加载到所述多个 锁存器装置中；驱动所述选择器输入，使得所述图案的推导图写入所述存储单元的至少一部 分；以及将所述系统时钟施加到所述多个锁存器装置，其中所述第二图案的推导图从所述存储单元的所述部分加载到所述多个锁存器装置。
6. 根据权利要求5所述的方法，其中所述多个锁存器装置形成于扫描链中，且其中将所述负载时钟施加到所述多个锁存器装置以使得所述第一图案被加载到所述 多个锁存器装置中包含向所述扫描链提供所述负载时钟得多个循环，且其中将所 述负载时钟施加到所述多个锁存器装置以使得所述第二图案被加载到所述多个 锁存器装置中包含向所述扫描链提供所述负载时钟得多个循环。
7. 根据权利要求6所述的方法，其进一步包括-将所述负载时钟施加到所述扫描链中的所述多个锁存器装置，其中所述第二图 案的所述推导图由所述多个锁存器装置提供到输出；以及其中将所述第二图案的所述推导图从所述多个锁存器装置提供到所述输出包 含向所述扫描链提供所述负载时钟的多个循环。
8. —种经配置以用于促进半导体装置测试的半导体装置，所述系统包括混合信号装置，其包含模拟部分和数字部分；其中所述模拟部分包含多个存储单元，其每一者与相应的选择器装置相关联； 其中所述多个存储单元和所述相关联的选择器装置可经由所述数字部分存取；且 其中所述相应的选择器装置可操作以绕过所述相关联的存储单元；以及其中所述数字部分包含耦合到所述选择器装置中的一者或一者以上的多个锁 存器装置。
9. 根据权利要求8所述的装置，其中所述多个锁存器装置形成于扫描链中。
10. 根据权利要求9所述的装置，其中使用负载时钟以图案来对所述扫描链进行加载， 且其中使用系统时钟来从所述多个选择器装置锁存所述图案的推导图。
11. 根据权利要求8、 9或10所述的系统，其中使用系统时钟来对所述数字部分进行 计时，其中所述相应的选择器装置是经由选择器输入控制的多路复用器，且其中 当所述选择器输入处于特定电平时，在所述系统时钟的一个循环内，从所述数字 部分提供到所述多路复用器的数据返回到所述数字部分。
12. 根据权利要求8、 9或10所述的系统，其中所述相应的选择器装置是经由选择器 输入控制的多路复用器，且其中当所述选择器输入处于特定电平时，从所述数字 部分提供到所述多路复用器的数据写入所述相关联的存储单元。
全文摘要
本发明提供一种用于测试包含数字部分(310)和模拟部分(320)两者的半导体装置的方法。所述数字部分可包含多个锁存器装置(361到364)，且所述模拟部分可包含多个存储单元(321)和多个选择器装置(325)。所述多个选择器装置的每一者电耦合到所述存储单元的相应一者，至少间接耦合到所述多个锁存器装置中的一者，且由选择器输入(215)控制。负载时钟(372)施加到将图案加载到所述多个锁存器装置中。所述选择器输入经确认以使得所述图案的推导图被所述多个选择器接收，且返回到所述多个锁存器装置。系统时钟(371)施加到所述多个锁存器装置，使所述图案的所述推导图加载到所述多个锁存器装置中。
文档编号G01R31/28GK101283284SQ200680037105
公开日2008年10月8日 申请日期2006年10月3日 优先权日2005年10月4日
发明者威廉·E·格罗斯, 朗尼·L·兰伯特, 珍妮·克赖尔·皮茨, 田中徹 申请人:德州仪器公司