具有记忆功能背景抑制结构的读出集成电路的制作方法
【专利摘要】本发明公开了一种具有记忆功能背景抑制结构的读出集成电路，该电路通过采用具有记忆功能的背景抑制电路模块，首先将2×2排列的四个像元背景电流的平均电流进行复制记忆，然后将这个电流作为四个像元的背景电流从光电流中减去，最后通过使用高增益共享式负反馈运放的SBDI前置输入级电路模块积分得到一个电压信号，并通过采样保持电路模块将该信号采样到采样电容上，最后通过单位增益输出级模块将模拟信号输出。该电路实现了对不同像元背景电流的记忆，并在信号处理之前减去了背景电流，有效延长了积分时间，增加了对比度，提高了输出信号的信噪比。
【专利说明】具有记忆功能背景抑制结构的读出集成电路
【技术领域】
[0001]本发明涉及红外焦平面读出集成电路，具体指一种具有记忆功能背景抑制结构的读出集成电路(Readout Integrated Circuit-ROIC),它用于甚长波红外焦平面阵列(Infrared Focus Plane Array-1RFPA)中，可以将探测器各像元背景电流进行精确复制记忆，并从光电流中减除，只对有效光信号电流进行积分放大、采样保持和信号输出。
【背景技术】
[0002]甚长波红外焦平面是先进红外系统中的核心器件。红外焦平面阵列一般由两部分组成:红外探测器阵列和读出电路阵列。焦平面上的红外探测器在接收到入射的红外辐射后，在红外福射的入射位置上产生一个与入射红外福射性能有关的局部电荷，传输给对应的读出电路单元。读出电路将对这些电信号进行积分放大、采样保持，再通过输出缓冲和多路传输系统，最终送达监视系统形成图像。
[0003]由于甚长波红外探测器禁带宽度比较窄，在生长过程中非常容易受到材料、生长工艺、实验室环境等多种因素影响。受现有工艺条件限制，现阶段甚长波探测器其自身等效电阻比较小，一般小于10ΚΩ ;因此，读出电路输入级的输入电阻必须非常小。同时，为了防止产生过大的漏电流，探测器必须工作在精确的“零偏”状态下。另外，甚长波探测器暗电流比较大，且工作在高背景条件下，使得读出电路积分电容非常容易饱和，很难获得理想的信噪比(SNR)。甚长波探测器自身性能的缺陷，在很大程度上限制了甚长波红外焦平面的性能，且对读出电路设计提出了很高的要求。
[0004]由于使用了负反馈运放，一般采用BD1、CTIA、BGMI等结构作为甚长波红外焦平面读出电路的前置输入级。常规情况下采用单级放大器或五管差动放大器，虽然其低温工作性能良好，但由于增益较低，光电流注入效率非常低，探测器工作不稳定，噪声较大，难以满足实际需求。另外，现有的背景抑制电路一种是使用简单的电压一电流转换法，其精度低，并且其均至于BDI前置输入级的注入管之后，受MOS管沟道长度调制效应的影响，生成的背景电流不稳定；另一种具有记忆功能的背景抑制电路由于其结构复杂，占用面积大，很难在单元内实现。同时，读出电路单元面积有限，且必须使用较大的积分电容和采样电容，二者很难进行折衷。
【发明内容】
[0005]本发明的目的是提供一种具有记忆功能背景抑制结构的读出集成电路。该电路适用于甚长波红外焦平面阵列，其将探测器各个像元对应的背景电流自动平均、复制、记忆，采用2X2共享SBDI前置输入级模块作为输入级，解决现有背景抑制精度低，无法对各像元单独完成复制记忆，信号采集难度大，采集信号信噪比较低的问题。
[0006]本发明的目的是通过下述技术途径实现:
[0007]本发明公开了一种具有记忆功能背景抑制结构的读出集成电路，采用HHNEC0.35umlP4M 标准 CMOS 工艺，在 EDA (Electronic Design Automatic 电子设计自动化)设计平台中搭建电路，主要实现对探测器信号的背景抑制、放大积分、采样保持和输出。该电路包括以下功能模块:背景抑制电路模块、SBDI前置输入级模块、采样保持电路模块、电流镜像电路模块、单位增益输出级电路模块和时序控制电路模块，其中:
[0008](I)SBDI前置输入级模块采用共享缓冲直接注入电路结构(Shared BufferedDirect Injection-SBDI),如图2所示,其中负反馈运算采用共享套筒式结构,如图3所示，它由MgO~Mg7八个共享MOS管和Mg8~Mgl9十二个各像元单独使用的MOS管构成SBDI输入级模块的负反馈运放；该运放开环增益A大于80dB，此时光电流的注入效率达到99% ；所述的共享缓冲直接注入电路中的积分电容采用NW电容；同时，设计运算放大器使其公共端输入符合探测器偏压的设定。该电路模块负责将探测器光电流信号读出，用以完成后续对背景电流的复制记忆和有效光信号的积分采样；并使探测器维持在精确的小反偏状态。
[0009]( 2 )采样保持电路模块直接由传输门进行控制，如图4所示，将积分信号由积分电容转移至采样电容。其工作原理如下:将积分电容C1、C2复位至高电平后开始积分；同时，在SEL闭合之前将采样电容C3复位至低电平0V。积分完成后，闭合SEL开关，将C1、C2上的积分电荷转移到采样电容C3上去，其采样电压值为:
[0010]
【权利要求】
1.一种具有记忆功能背景抑制结构的读出集成电路，它由背景抑制电路模块、SBDI前置输入级模块、采样保持电路模块、电流镜像电路模块、单位增益输出级模块和时序控制电路模块构成；其模块特征在于: 所述的背景抑制电路模块其结构包括简单镜像电路、3个记忆电容、记忆管和4个MOS管控制开关，其中所述的简单镜像电路有一对宽长比为2:1和1:1的NMOS管与一对宽长比为5:1和1:1的PMOS管构成；所述的3个记忆电容是500fF、50fF和500fF三个NW电容，它们首尾相连形成环状，二个500fF记忆电容相连端接电源VDD ;所述的记忆管采用宽长比为4:3的PMOS管，它的源极S端与简单镜像电路的输出端相连，漏极D端与控制开光相连，栅极G端与一个500fF与50fF的相连端相接；所述的4个MOS管控制开关是两对由一个NMOS管和一个PMOS虚拟管构成的开关，其中NMOS管牝和PMOS虚拟管&构成的控制开关一端连接记忆管的栅极G端，另一端连接记忆管的漏极D端，NMOS管Φ2和PMOS虚拟管名构成的控制开关一端连接第二个500fF与50fF记忆电容的相接端,另一端连接记忆管的漏极D端； 所述的SBDI前置输入级模块采用共享缓冲直接注入电路结构，由MgO?Mg7八个共享MOS管和Mg8?Mgl9十二个各像元单独使用的MOS管构成SBDI输入级模块的负反馈运放，所述的共享缓冲直接注入电路中的积分电容采用NW电容； 读出集成电路的连接关系为:由SBDI前置输入级模块采集探测器电流信号，经连接通道I的电流镜像电路模块与背景抑制电路模块相连，并经通道II反馈至SBDI前置输入级模块的输入端；后续连接采样保持电路模块、单位增益输出级模块两个模块，对信号进行采样、保持、放大处理。时序控制电路模块直接与SBDI前置输入级模块、采样保持电路模块、单位增益输出级模块相连，通过控制总线直接控制这三个模块，并通过这三个模块间接控制背景抑制电路模块。
【文档编号】G01J5/24GK103852174SQ201410020965
【公开日】2014年6月11日 申请日期:2014年1月17日 优先权日:2013年4月26日
【发明者】郝立超, 丁瑞军, 黄爱波, 陈洪雷, 张君玲 申请人:中国科学院上海技术物理研究所