专利名称：一种低电压带隙基准源产生电路的制作方法
技术领域：
本发明涉及模拟集成电路设计领域，具体涉及一种给模拟电路提供低电压、低温度系数的基准电压源及相应启动电路。
背景技术：
带隙基准源电路的基本思想是把具有正温度系数与负温度系数特性的组件产生的电流或者电压按照一定的比例进行叠加，将产生的与温度无关的输出作为参考电压或者电流。带隙基准源电路广泛地应用在A/D (Analog/Digital，模拟/数字)和D/A (Digital/Analog，数字/模拟)数据转换系统中，和其他基准相比，它具有以下优点可以与标准的CMOS (Complementary Metal Oxide kmiconductor，互补金属氧化物半导体)工艺兼容；温度系数和电源抑制比能够满足一般系统的要求，可工作在低电压下。传统的带隙基准源电路产生一个约为1. 25V的稳定电压。在数据转换器等高精度系统中，带隙基准源电路的温度系数、PSRR (Power Supply Rejection Ratio，电源抑制比)性能直接影响系统整体性能。随着技术的不断发展，对这些系统的要求越来越高，从而对带隙基准源也提出了更高的要求。同时随着工艺尺寸的缩小， 电源电压不断降低(电源电压小于1. 25V)，传统的带隙基准源已无法工作。另外，经典的带隙基准源产生电路只对温度的一阶项进行补偿，其温度系数偏高， 无法满足高精度系统的要求，而对温度的高阶项进行补偿的基准源产生电路，其结构复杂， 功耗和面积均较大。
发明内容
本发明所要解决的技术问题是提供一种结构简单、功耗小的低电源电压下工作的带隙基准源产生电路。本发明解决上述技术问题的技术方案如下
一种低电压带隙基准源产生电路，包括启动电路和与其电连接的带隙基准源产生电路，所述带隙基准源产生电路包括运算放大器、偏置电流产生电路和分压电路，所述运算放大器的输出端与偏置电流产生电路电连接，所述运算放大器的正相输入端和负相输入端与分压电路电连接，所述偏置电流产生电路与分压电路电连接，其中
所述分压电路包括电阻R1A、电阻RlB、电阻R2A、电阻R2B、电阻R3、电阻R4、电阻R5、三极管Ql和三极管Q2 ；
所述电阻RlA的一端、运算放大器负相输入端和偏置电流产生电路电连接于节点A ； 所述电阻RlB的一端、运算放大器正相输入端和偏置电流产生电路电连接于节点B ； 所述电阻R4的一端和偏置电流产生电路电连接于节点E，所述节点E引出带隙基准源产生电路的输出端；所述电阻RlA的另一端、电阻R2A的一端和三极管Ql的发射极电连接于节点C ； 所述电阻RlB的另一端、电阻R2B的一端、电阻R3的一端和电阻R5的一端电连接于节
占D ·
所述电阻R3的另一端、电阻R5的另一端和三极管Q2的发射极电连接； 所述电阻R4的另一端、电阻R2A的另一端、电阻R2B的另一端、三极管Ql的基极、三极管Ql的集电极、三极管Q2的基极和三极管Q2的集电极均接地。本发明的有益效果是通过电阻R1A、电阻R1B、电阻R2A、电阻R2B、电阻R3、电阻 R4和电阻R5进行分压，将部分电压加在三极管Ql和三极管Q2的发射极上，这样从本发明的低电压带隙基准源产生电路中所体现出的带隙电压便是材料带隙电压(由制造本发明低电压带隙基准源产生电路所采用材料的禁带宽度决定的电压)的一部分，从而产生低电压带隙基准源。与对温度的高阶项进行补偿的基准源产生电路相比，本发明的低电压带隙基准源产生电路结构简单、功耗小，并节省了占用面积。在上述技术方案的基础上，本发明还可以做如下改进。进一步，所述电阻RlA和电阻RlB的电阻值相等，所述电阻R2A和电阻R2B的电阻
值相等。进一步，所述电阻R1A、电阻R1B、电阻R2A、电阻R2B、电阻R3和电阻R4具有正温度系数，所述电阻R5具有负温度系数。进一步，所述运算放大器为单端输出运算放大器。进一步，所述偏置电流产生电路包括晶体管M1A、晶体管MlB和晶体管MlC;所述晶体管MlA的栅极、晶体管MlB的栅极和晶体管MlC的栅极均与所述运算放大器的输出端电连接；所述晶体管MlA的漏极与节点A电连接；所述晶体管MlB的漏极与节点B电连接；所述晶体管MlC的漏极与节点E电连接；所述晶体管MlA的源极、晶体管MlB的的源极和晶体管MlC的源极均与电源VDD电连接。进一步，所述晶体管M1A、晶体管MlB和晶体管MlC均为PMOS (P-channel Metal Oxide Semiconductor, P沟道金属氧化物半导体)晶体管。进一步，所述晶体管M1A、晶体管MlB和晶体管MlC的尺寸相同。进一步，所述启动电路包括PMOS 晶体管 MSI、NMOS (N-channel Metal Oxide kmiconductor，N沟道金属氧化物半导体)晶体管MS2和匪OS晶体管MS3 ；所述PMOS晶体管MSl的源极与电源VDD电连接；所述PMOS晶体管MSl的栅极、PMOS晶体管MSl的漏极、 NMOS晶体管MS2的漏极和NMOS晶体管MS3的栅极电连接；所述NMOS晶体管MS3的漏极与所述运算放大器的输出端电连接；所述NMOS晶体管MS2的栅极与所述节点A电连接；所述匪OS晶体管MS2的源极和匪OS晶体管MS3的源极接地。采用上述进一步方案的有益效果是，使得启动电路结构简单、功耗低，并可使带隙基准源产生电路工作在正常的工作点，避免启动失败。本发明低电压带隙基准源产生电路中，所述电阻RlA和电阻RlB的电阻值相等，所述电阻R2A和电阻R2B的电阻值相等，所述晶体管M1A、晶体管MlB和晶体管MlC的尺寸相同，使得流经PMOS晶体管MlA和PMOS晶体管MlB的电流大小相等，节点A处和节点B处的电压相等，节点C处和节点D处的电压相等，使得流进三极管Ql和三极管Q2发射极的电流相等，从而使得对低电压带隙基准源产生电路中的电阻、PMOS晶体管和三极管的选取和设
5置更为简单，并利于对带隙基准源产生电路的输出端的输出电压进行计算。本发明低电压带隙基准源产生电路中通过调节具有负温度系数的电阻R5的电阻值，以间接调节电阻R2B和电阻R5的电阻值比值，从而使得本电路的高阶误差最小化；通过调节电阻R3的电阻值，以间接调节电阻R2B和电阻R3的电阻值比值，使得本电路的线性误差最小化；通过调节电阻R4的电阻值，以间接调节电阻R2B和电阻R4的电阻值比值，从而使得本发明低电压带隙基准源产生电路产生低的基准电压进行输出。本发明低电压带隙基准源产生电路中的分压电路，不但可以产生低温度系数的基准源，而且仅多用一个具有不同温度系数的电阻，使得其结构简单，功耗和面积小。本发明低电压带隙基准源产生电路基于标准CMOS工艺，不需要额外的工艺，易于实现；本发明低电压带隙基准源产生电路能够产生低压低温度系数的基准电压源，而且不需要复杂的二阶温度补偿电路，从而简化电路设计，降低功耗；同时基准源的大小可以通过调整电阻R4的电阻值进行调节；本发明中的启动电路结构简单，可以使带隙基准源产生电路工作在正常的工作点，避免启动失败。
图1为本发明低电压带隙基准源产生电路的电路原理图。附图中，各标号所代表的部件列表如下
1、带隙基准源产生电路，2、启动电路，101、分压电路，102、偏置电流产生电路。
具体实施例方式以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。如图1所示，本发明低电压带隙基准源产生电路包括启动电路2和与其电连接的带隙基准源产生电路1，所述带隙基准源产生电路1包括运算放大器Al、偏置电流产生电路 102和分压电路101，所述运算放大器Al的输出端与偏置电流产生电路102电连接，所述运算放大器Al的正相输入端和负相输入端与分压电路101电连接。其中，所述分压电路101包括电阻R1A、电阻R1B、电阻R2A、电阻R2B、电阻R3、电阻 R4、电阻R5、三极管Ql和三极管Q2 ；所述电阻RlA的一端、运算放大器Al负相输入端和偏置电流产生电路102电连接于节点A ；所述电阻RlB的一端、运算放大器Al正相输入端和偏置电流产生电路102电连接于节点B ；所述电阻R4的一端和偏置电流产生电路102电连接于节点E，所述节点E引出带隙基准源产生电路1的输出端；所述电阻RlA的另一端、电阻R2A的一端和三极管Ql的发射极电连接于节点C ；所述电阻RlB的另一端、电阻R2B的一端、电阻R3的一端和电阻R5的一端电连接于节点D ；所述电阻R3的另一端、电阻R5的另一端和三极管Q2的发射极相连；所述电阻R4的另一端、电阻R2A的另一端、电阻R2B的另一端、三极管Ql的基极、三极管Ql的集电极、三极管Q2的基极和三极管Q2的集电极均接地。所述偏置电流产生电路102包括晶体管M1A、晶体管MlB和晶体管MlC ；所述晶体管MlA的栅极、晶体管MlB的栅极和晶体管MlC的栅极均与所述运算放大器Al的输出端电连接；所述晶体管MlA的漏极与节点A电连接；所述晶体管MlB的漏极与节点B电连接；所述晶体管MlC的漏极与节点E电连接；所述晶体管MlA的源极、晶体管MlB的的源极和晶体管MlC的源极均与电源VDD电连接。所述启动电路2包括PMOS晶体管MSl、NM0S晶体管MS2和匪OS晶体管MS3 ；所述 PMOS晶体管MSl的源极与电源VDD电连接；所述PMOS晶体管MSl的栅极、PMOS晶体管MSl 的漏极、NMOS晶体管MS2的漏极和NMOS晶体管MS3的栅极电连接于节点F ；所述NMOS晶体管MS3的漏极与所述运算放大器的输出端电连接；所述NMOS晶体管MS2的栅极与所述节点 A电连接；所述NMOS晶体管MS2的源极和NMOS晶体管MS3的源极接地。图1所示的低电压带隙基准源产生电路中，所述电阻RlA和电阻RlB的电阻值相等，所述电阻R2A和电阻R2B的电阻值相等；所述电阻R1A、电阻R1B、电阻R2A、电阻R2B、电阻R3和电阻R4具有正温度系数，所述电阻R5具有负温度系数；所述运算放大器Al为单端输出运算放大器；所述晶体管M1A、晶体管MlB和晶体管MlC均为PMOS晶体管；所述晶体管 M1A、晶体管MlB和晶体管MlC的尺寸相同。本发明的低电压带隙基准源产生电路的原理如下。图1中，三极管Ql和三极管Q2的电流和其发射极-基极电压之间关系为
权利要求
1.一种低电压带隙基准源产生电路，包括启动电路和与其电连接的带隙基准源产生电路，所述带隙基准源产生电路包括运算放大器、偏置电流产生电路和分压电路，所述运算放大器的输出端与偏置电流产生电路电连接，所述运算放大器的正相输入端和负相输入端与分压电路电连接，所述偏置电流产生电路与分压电路电连接，其特征在于所述分压电路包括电阻R1A、电阻RlB、电阻R2A、电阻R2B、电阻R3、电阻R4、电阻R5、三极管Ql和三极管Q2 ；所述电阻RlA的一端、运算放大器负相输入端和偏置电流产生电路电连接于节点A ； 所述电阻RlB的一端、运算放大器正相输入端和偏置电流产生电路电连接于节点B ； 所述电阻R4的一端和偏置电流产生电路电连接于节点E，所述节点E引出带隙基准源产生电路的输出端；所述电阻RlA的另一端、电阻R2A的一端和三极管Ql的发射极电连接； 所述电阻RlB的另一端、电阻R2B的一端、电阻R3的一端和电阻R5的一端电连接； 所述电阻R3的另一端、电阻R5的另一端和三极管Q2的发射极电连接； 所述电阻R4的另一端、电阻R2A的另一端、电阻R2B的另一端、三极管Ql的基极、三极管Ql的集电极、三极管Q2的基极和三极管Q2的集电极均接地。
2.根据权利要求1所述的低电压带隙基准源产生电路，其特征在于所述电阻RlA和电阻RlB的电阻值相等，所述电阻R2A和电阻R2B的电阻值相等。
3.根据权利要求1所述的低电压带隙基准源产生电路，其特征在于所述电阻R1A、电阻R1B、电阻R2A、电阻R2B、电阻R3和电阻R4具有正温度系数，所述电阻R5具有负温度系数。
4.根据权利要求1所述的低电压带隙基准源产生电路，其特征在于所述运算放大器为单端输出运算放大器。
5.根据权利要求1至4任一项所述的低电压带隙基准源产生电路，其特征在于 所述偏置电流产生电路包括晶体管M1A、晶体管MlB和晶体管MlC ；所述晶体管MlA的栅极、晶体管MlB的栅极和晶体管MlC的栅极均与所述运算放大器的输出端电连接；所述晶体管MlA的漏极与节点A电连接； 所述晶体管MlB的漏极与节点B电连接； 所述晶体管MlC的漏极与节点E电连接；所述晶体管MlA的源极、晶体管MlB的的源极和晶体管MlC的源极均与电源VDD电连接。
6.根据权利要求5所述的低电压带隙基准源产生电路，其特征在于所述晶体管M1A、 晶体管MlB和晶体管MlC均为PMOS晶体管。
7.根据权利要求6所述的低电压带隙基准源产生电路，其特征在于所述晶体管M1A、 晶体管MlB和晶体管MlC的尺寸相同。
8.根据权利要求1至4任一项所述的低电压带隙基准源产生电路，其特征在于 所述启动电路包括PMOS晶体管MS1、NMOS晶体管MS2和匪OS晶体管MS3 ； 所述PMOS晶体管MSl的源极与电源VDD电连接；所述PMOS晶体管MSl的栅极、PMOS晶体管MSl的漏极、NMOS晶体管MS2的漏极和NMOS晶体管MS3的栅极电连接；所述NMOS晶体管MS3的漏极与所述运算放大器的输出端电连接； 所述NMOS晶体管MS2的栅极与所述节点A电连接； 所述NMOS晶体管MS2的源极和NMOS晶体管MS3的源极接地。
全文摘要
本发明涉及一种低电压带隙基准源产生电路，包括启动电路和与其电连接的带隙基准源产生电路，所述带隙基准源产生电路包括运算放大器、偏置电流产生电路和分压电路，所述运算放大器的输出端与偏置电流产生电路电连接，所述运算放大器的正相输入端和负相输入端与分压电路电连接，所述偏置电流产生电路与分压电路电连接，其中所述分压电路由多个电阻和三极管组成，通过分压电路中多个电阻进行分压，从而将部分电压加在三极管发射极上，将材料带隙电压中的一部分电压进行输出，从而产生低电压带隙基准源。与对温度的高阶项进行补偿的基准源产生电路相比，本发明的低电压带隙基准源产生电路结构简单、功耗小，并节省了占用面积。
文档编号G05F3/30GK102385412SQ201010269350
公开日2012年3月21日 申请日期2010年9月1日 优先权日2010年9月1日
发明者庄奕琪, 李勇强, 汤华莲, 胡滨, 赵辉 申请人:国民技术股份有限公司