开关控制低失调电压的带隙基准电路的制作方法
开关控制低失调电压的带隙基准电路的制作方法
【专利摘要】本实用新型提供了一种开关控制低失调电压的带隙基准电路，包括开关信号模块、运算放大器、双极型晶体管模块和低通滤波模块，所述开关信号模块的输出端与所述运算放大器的输入端连接，所述运算放大器的输出端与所述双极型晶体管模块连接，所述双极型晶体管模块与所述低通滤波模块连接；所述开关信号模块包括第一开关信号输出端和第二开关信号输出端，所述第一开关信号输出端与所述运算放大器的同相输入端连接，所述第二开关信号输出端与所述运算放大器的反相输入端连接。本实用新型的有益效果是：降低了运算放大器的输入失调电压，提高了带隙基准电压信号的精度。
【专利说明】开关控制低失调电压的带隙基准电路
【技术领域】
[0001]本实用新型涉及带隙基准电路，尤其涉及开关控制低失调电压的带隙基准电路。
【背景技术】
[0002]近年来随着电子产业和集成电路领域的快速发展，系统要求集成电路的性能逐渐提高，对于电路中使用的带隙基准电路，对其基准电压精度的要求也越来越高，现有的带隙基准电路的基准电压精度较低，已经越来越难以满足使用的要求。
[0003]如图4所示，传统的带隙基准电路图，包括运算放大器401、PNP管405和PNP管406，PNP管406的发射极接运算放大器401的VP端；PNP管405的发射极串联电阻404接运算放大器401的VN端。电阻402和电阻403接运算放大器401的输出端，信号408是带隙基准电压信号。
[0004]这种传统的带隙基准电路存在输入失调电压，这会降低所述基准电压信号的精度。
【发明内容】
[0005]为了解决现有技术中的问题，本实用新型提供了一种基准电压精度高的开关控制低失调电压的带隙基准电路。
[0006]本实用新型提供了一种开关控制低失调电压的带隙基准电路，包括开关信号模块、运算放大器、双极型晶体管模块和低通滤波模块，所述开关信号模块的输出端与所述运算放大器的输入端连接，所述运算放大器的输出端与所述双极型晶体管模块连接，所述双极型晶体管模块与所述低通滤波模块连接；所述开关信号模块包括第一开关信号输出端和第二开关信号输出端，所述第一开关信号输出端与所述运算放大器的同相输入端连接，所述第二开关信号输出端与所述运算放大器的反相输入端连接，所述双极型晶体管模块的一端与所述运算放大器的输出端连接，所述双极型晶体管模块的另一端分别与所述运算放大器的同相输入端、反相输入端连接。
[0007]作为本实用新型的进一步改进，所述开关信号模块为振荡电路，所述振荡电路分别生成第一开关信号和第二开关信号，所述第一开关信号经过第一开关信号输出端输出到所述运算放大器的同相输入端，所述第二开关信号经过第二开关信号输出端输出到所述运算放大器的反相输入端，所述第一开关信号和第二开关信号均为方波且相位相反，所述第一开关信号和第二开关信号使所述运算放大器的同相输入端口、反相输入端口相互对换。
[0008]作为本实用新型的进一步改进，所述双极型晶体管模块包括第一双极型晶体管、第二双极型晶体管、第一电阻、第二电阻和第三电阻，其中，所述第一电阻的一端分别与所述运算放大器的输出端、低通滤波模块的输入端连接，所述第一电阻的另一端分别与所述第一双极型晶体管的发射极、所述运算放大器的同相输入端连接，所述第一双极型晶体管的基极和集电极接地；所述第二电阻的一端分别与所述运算放大器的输出端、低通滤波模块的输入端连接，所述第二电阻的另一端分别与所述运算放大器的反相输入端、所述第三电阻的一端连接，所述第三电阻的另一端与所述第二双极型晶体管的发射极连接，所述第二双极型晶体管的基极和集电极接地。
[0009]作为本实用新型的进一步改进，所述第二双极型晶体管、第一双极型晶体管的发射极面积比为8:1。
[0010]作为本实用新型的进一步改进，所述第一电阻、第二电阻的阻值相同。
[0011]作为本实用新型的进一步改进，所述运算放大器为两级运算放大器。
[0012]作为本实用新型的进一步改进，所述运算放大器包括PMOS管Q201、PM0S管Q202、NMOS管Q203、NMOS管Q204、NMOS管Q205，所述开关信号模块包括开关S210、S211、S212、
S213、S214、S215、S216，所述第一双极型晶体管为PNP管Q206，所述第二双极型晶体管为PNP管Q207，所述第一电阻为电阻R220，所述第二电阻为电阻R218，所述第三电阻为电阻R219，其中，所述PNP管Q207的发射极分别连接开关S210、S212的一端，所述开关S210的另一端连接PMOS管Q201的栅极，所述开关S212的另一端连接PMOS管Q202的栅极，所述PNP管Q206的发射极连接电阻R219的一端，所述电阻R219的另一端分别连接开关S211、S213的一端，所述开关S211的另一端连接PMOS管Q201的栅极，开关S213的另一端连接PMOS管Q202的栅极。
[0013]作为本实用新型的进一步改进，所述开关S214的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S214的另一端连接NMOS管Q203的漏极，所述开关S215的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S215的另一端连接NMOS管Q204的漏极，所述开关S216、S217的一端连接NMOS管Q205的栅极，所述开关S216的另一端连接NMOS管Q203的漏极，所述开关S217的另一端连接NMOS管Q204的漏极，所述NMOS管Q203、NMOS管Q204、NMOS管Q205的源极接地。
[0014]作为本实用新型的进一步改进，所述开关控制低失调电压的带隙基准电路还包括第一电流源和第二电流源，所述NMOS管Q205的漏极与所述第二电流源连接，所述NMOS管Q205的漏极分别与所述电阻R218、R220的一端连接，所述电阻R220的另一端连接PNP管Q207的发射极，所述电阻R218的另一端连接电阻R219的一端，所述电阻R219的另一端连接PNP管Q2106的发射极，所述PNP管Q2106、PNP管Q207的基极和集电极接地。
[0015]作为本实用新型的进一步改进，所述运算放大器输出零温度系数电压信号；所述低通滤波模块接受所述零温度系数电压信号并输出带隙基准电压信号，所述低通滤波模块包括电阻R221和电容C222，所述零温度系数电压信号连接所述电阻R221的一端，所述电阻R221的另一端串联电容C222，所述电容C222的另一端接地。
[0016]本实用新型的有益效果是:通过上述方案，降低了运算放大器的输入失调电压，提高了带隙基准电压信号的精度。
【专利附图】
【附图说明】
[0017]图1是本实用新型一种开关控制低失调电压的带隙基准电路简图；
[0018]图2是本实用新型一种开关控制低失调电压的带隙基准电路图；
[0019]图3是本实用新型一种开关控制低失调电压的带隙基准电路简图；
[0020]图4是一种传统带隙基准的电路图；
[0021]图5是本实用新型一种开关控制低失调电压的带隙基准电路的波形图。
【具体实施方式】
[0022]下面结合【专利附图】
【附图说明】及【具体实施方式】对本实用新型进一步说明。
[0023]图1、2、3、5中的附图标号为:开关信号模块101 ;运算放大器102 ;双极型晶体管模块104 ;低通滤波模块105 ；振荡电路306 ;运算放大器312 ;低通滤波器315。
[0024]实施例一
[0025]如图1所示，一种开关控制低失调电压的带隙基准电路，包括开关信号模块101、运算放大器102、双极型晶体管模块104和低通滤波模块105，所述开关信号模块101的输出端与所述运算放大器102的输入端连接，所述运算放大器102的输出端与所述双极型晶体管模块104连接，所述双极型晶体管模块104与所述低通滤波模块105连接；所述开关信号模块101包括第一开关信号输出端和第二开关信号输出端，所述第一开关信号输出端与所述运算放大器102的同相输入端连接，所述第二开关信号输出端与所述运算放大器102的反相输入端连接，所述双极型晶体管模块104的一端与所述运算放大器102的输出端连接，所述双极型晶体管模块104的另一端分别与所述运算放大器102的同相输入端、反相输入端连接，构成具有反馈的电路结构。
[0026]如图3所示，所述开关信号模块101优选为振荡电路306，所述振荡电路306分别生成第一开关信号309和第二开关信号310,所述第一开关信号309经过第一开关信号输出端输出到所述运算放大器312的同相输入端，所述第二开关信号310经过第二开关信号输出端输出到所述运算放大器312的反相输入端。
[0027]所述运算放大器102接受所述开关信号模块101的第一开关信号309和第二开关信号310,所述第一开关信号309和第二开关信号310能使所述运算放大器102的同相输入端口和反相输入端口相互对换，降低运算放大器102的输入失调电压，提高带隙基准电压信号的精度。
[0028]如图5所示，所述第一开关信号309和第二开关信号310均为方波且相位相反，所述第一开关信号309和第二开关信号310均优选为占空比为50%的方波，所述第一开关信号309和第二开关信号310使所述运算放大器102、312的同相输入端口、反相输入端口相互对换。
[0029]如图3所示，所述低通滤波模块105优选为低通滤波器315，所述双极型晶体管模块104包括第一双极型晶体管302、第二双极型晶体管301、第一电阻305、第二电阻304和第三电阻303，其中，所述第一电阻305的一端分别与所述运算放大器312的输出端、低通滤波器315的输入端连接，所述第一电阻305的另一端分别与所述第一双极型晶体管302的发射极、所述运算放大器312的同相输入端连接，所述第一双极型晶体管302的基极和集电极接地；所述第二电阻304的一端分别与所述运算放大器312的输出端、低通滤波器315的输入端连接，所述第二电阻304的另一端分别与所述运算放大器312的反相输入端、所述第三电阻303的一端连接，所述第三电阻303的另一端与所述第二双极型晶体管301的发射极连接，所述第二双极型晶体管301的基极和集电极接地。
[0030]如图3所示，所述第二双极型晶体管301、第一双极型晶体管302的发射极面积比为 8:1。
[0031]如图3所示，所述第一电阻305、第二电阻304的阻值相同。
[0032]实施例二
[0033]实施例二是以实施例一为基础的。
[0034]如图2所示，所述运算放大器102、312优选为两级运算放大器。
[0035]如图2所示，所述运算放大器102、312包括PMOS管Q201、PMOS管Q202、NMOS管Q203.NM0S 管 Q204、NM0S 管 Q205，所述开关信号模块 101 包括开关 S210、S211、S212、S213、
S214、S215、S216，所述第一双极型晶体管302为PNP管Q206，所述第二双极型晶体管301为PNP管Q207，所述第一电阻305为电阻R220，所述第二电阻304为电阻R218，所述第三电阻303为电阻R219，其中，所述PNP管Q207的发射极分别连接开关S210、S212的一端，所述开关S210的另一端连接PMOS管Q201的栅极，所述开关S212的另一端连接PMOS管Q202的栅极，所述PNP管Q206的发射极连接电阻R219的一端，所述电阻R219的另一端分别连接开关S211、S213的一端，所述开关S211的另一端连接PMOS管Q201的栅极，开关S213的另一端连接PMOS管Q202的栅极。
[0036]如图2所示，所述开关S214的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S214的另一端连接NMOS管Q203的漏极，所述开关S215的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S215的另一端连接NMOS管Q204的漏极，所述开关S216、S217的一端连接NMOS管Q205的栅极，所述开关S216的另一端连接NMOS管Q203的漏极，所述开关S217的另一端连接NMOS管Q204的漏极，所述NMOS管Q203、NMOS管Q204、NMOS管Q205的源极接地。
[0037]如图2所示，所述开关控制低失调电压的带隙基准电路还包括第一电流源208和第二电流源209，所述NMOS管Q205的漏极与所述第二电流源209连接，所述NMOS管Q205的漏极分别与所述电阻R218、R220的一端连接，所述电阻R220的另一端连接PNP管Q207的发射极，所述电阻R218的另一端连接电阻R219的一端，所述电阻R219的另一端连接PNP管Q2106的发射极，所述PNP管Q2106、PNP管Q207的基极和集电极接地。
[0038]如图2所示，所述运算放大器102输出零温度系数电压信号224 ;所述低通滤波模块105接受所述零温度系数电压信号224并输出带隙基准电压信号226，所述低通滤波模块105包括电阻R221和电容C222，所述零温度系数电压信号连接所述电阻R221的一端，即所述NMOS管Q205的漏极、电阻R218、R220分别连接所述电阻R221的一端，所述电阻R221的另一端串联电容C222，所述电容C222的另一端接地。
[0039]如图2所示，所述开关信号模块101与电路系统的其他模块共用，减少电路成本；所述的运算放大器102优选为两级运算放大器，其输入MOS管使用PMOS晶体管减少MOS晶体管的噪声。
[0040]如图2所示，PMOS管Q201、PM0S管Q202是所述两级运算放大器的输入差分对管，它们的尺寸相同；NM0S管Q203、NM0S管Q204是所述两级运算放大器的负载管，它们的尺寸相同；第一电流源208是所述两级运算放大器的偏置电流输入，设置两级运算放大器的直流偏置点；NM0S管Q205与第二电流源209连接端口是所述两级运算放大器的输出端。
[0041]电阻R218、电阻R220的电阻值完全相同，因此流过所述电阻R218和电阻R220的电流也相同。依据上面的描述得到，流过电阻R218的电流Il公式为:
[0042]I1=(VEB_207-VBE_206)/R219(1-1)
[0043]式中VEB_207和VBE_206是所述PNP管Q207、PNP管Q206的发射极基极电压，R219是所述电阻R219的电阻值。基准电压的公式为:
[0044]VREF= VEB_207+{R220*(VEB_207-VBE_206)/R219}(1-2)
[0045](1-2)公式中:
[0046]VEB_207-VBE_206= Δ VBE(1-3)
[0047]把公式(1-3)带入公式(1-2)得到:
[0048]VREF=VEB_207+(R220* Δ VBE/R219)(1-4)
[0049]公式(1-4)中VEB的温度系数为-2.2mV/° C，是负温度系数；Λ VBE的温度系数为0.085mV/° C，是正温度系数。调整电阻R220和电阻R219的比值，使正负温度系数抵消得到零温度系数的基准电压，即上面描述的零温度系数电压信号224。
[0050]如图2 所示，开关 S210、S211、S212、S213、S214、S215、S216、S217 由所述的第一开关信号309、第二开关信号310控制；当开关S210、S213、S215、S216闭合时，开关S211、S212、S214、S217 打开；当开关 S211、S212、S214、S217 闭合时，开关 S210、S213、S215、S216打开。
[0051]如图2所示，开关控制使两级运算放大器的输入管PMOS管Q201、PMOS管Q202的栅极信号相互对换；同时两级运算放大器的负载管NMOS管Q203、NM0S管Q204的栅极信号，接NMOS管Q203漏极与NMOS管Q204漏极相互对换；两级运算放大器的输出管NMOS管Q205的栅极信号，接NMOS管Q204的漏极与NMOS管Q203的漏极对换。
[0052]通过上面的信号相互对换两级运算放大器的同相输入端口和反相输入端口相互交换，减少两级运算放大器的输入失调电压，即本实用新型的电路结构能提高带隙基准电压的精度，满足电路系统高性能的需要。两级运算放大器的输入失调电压是由所PMOS管Q20UPM0S管Q202、所述的NMOS管Q203、NM0S管Q204的失配引起的。
[0053]本实用新型的电路结构通过开关控制降低输入失调电压，能提高基准电压信号的精度，满足高精度要求的集成电路需要。
[0054]运算放大器102、312的电路做成版图后，经过集成电路的加工工艺生成半导体硅芯片；在运算放大器102、312的电路中两个差分输入管和两个负载管的尺寸完全相同，但在集成电路的加工过程中运算放大器的两个差分输入管和两个负载管的尺寸会有偏差；两个差分输入管和两个负载管的尺寸偏差，引起运算放大器同相端和反相端的电压差，这个电压差就是运算放大器的输入失调电压。
[0055]因为有输入失调电压降低了带隙基准电压的精度；为了提高带隙基准电压的精度引入第一开关信号309和第二开关信号310。当第一开关信号309为高电平而第二开关信号310为低电平时，两个差分输入管中的一个接第一双极型晶体管302的集电极，另一个接第二双极型晶体管301的集电极串联第三电阻303 ； 当第二开关信号310为高电平而第一开关信号309为低电平时，接第一双极型晶体管302集电极的改接第二双极型晶体管301集电极串联第三电阻303，接第二双极型晶体管301集电极串联第三电阻303得改接第一双极型晶体管302集电极。由图5所示的波形图可以看出，第一开关信号309和第二开关信号310是周期变化的方波，因此上述过程一直重复。
[0056]当第一开关信号309为高电平而第二开关信号310为低电平时，假设运算放大器312输入失调电压的绝对值为AV，那么零温度系数电压信号314的电压值为VREF+AV，VREF见上面的公式(1-4);当第二开关信号310为高电平而第一开关信号309为低电平时，零温度系数电压信号314的电压值为VREF-Λ V。因为第一开关信号309和第二开关信号310是周期变化的，因此零温度系数电压信号314的电压平均值为VREF。
[0057]低通滤波器315滤除零温度系数电压信号314中的输入失调电压Λ V，同时还可以滤除第一开关信号309和第二开关信号310的干扰；低通滤波器315是对零温度系数电压信号314取平均值，即带隙基准电压信号316是零温度系数电压信号314的平均值，零温度系数电压信号314和带隙基准电压信号316的波形图如图5所示。
[0058]因此，本实用新型提供的一种开关控制低失调电压的带隙基准电路，可以将运算放大器312的输入失调电压消除掉，相较于传统的带隙基准电路结构，极大地提高了带隙基准电压的精度，满足各类高性能的集成电路系统的需要。
[0059]以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属【技术领域】的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
【权利要求】
1.一种开关控制低失调电压的带隙基准电路，其特征在于:包括开关信号模块、运算放大器、双极型晶体管模块和低通滤波模块，所述开关信号模块的输出端与所述运算放大器的输入端连接，所述运算放大器的输出端与所述双极型晶体管模块连接，所述双极型晶体管模块与所述低通滤波模块连接；所述开关信号模块包括第一开关信号输出端和第二开关信号输出端，所述第一开关信号输出端与所述运算放大器的同相输入端连接，所述第二开关信号输出端与所述运算放大器的反相输入端连接，所述双极型晶体管模块的一端与所述运算放大器的输出端连接，所述双极型晶体管模块的另一端分别与所述运算放大器的同相输入端、反相输入端连接。
2.根据权利要求1所述的开关控制低失调电压的带隙基准电路，其特征在于:所述开关信号模块为振荡电路，所述振荡电路分别生成第一开关信号和第二开关信号，所述第一开关信号经过第一开关信号输出端输出到所述运算放大器的同相输入端，所述第二开关信号经过第二开关信号输出端输出到所述运算放大器的反相输入端，所述第一开关信号和第二开关信号均为方波且相位相反，所述第一开关信号和第二开关信号使所述运算放大器的同相输入端口、反相输入端口相互对换。
3.根据权利要求1所述的开关控制低失调电压的带隙基准电路，其特征在于:所述双极型晶体管模块包括第一双极型晶体管、第二双极型晶体管、第一电阻、第二电阻和第三电阻，其中，所述第一电阻的一端分别与所述运算放大器的输出端、低通滤波模块的输入端连接，所述第一电阻的另一端分别与所述第一双极型晶体管的发射极、所述运算放大器的同相输入端连接，所述第一双极型晶体管的基极和集电极接地；所述第二电阻的一端分别与所述运算放大器的输出端、低通滤波模块的输入端连接，所述第二电阻的另一端分别与所述运算放大器的反相输入端、所述第三电阻的一端连接，所述第三电阻的另一端与所述第二双极型晶体管的发射极连接，所述第二双极型晶体管的基极和集电极接地。
4.根据权利要求3所述的开关控制低失调电压的带隙基准电路，其特征在于:所述第二双极型晶体管、第一双极型晶体管的发射极面积比为8:1。
5.根据权利要求3所述的开关控制低失调电压的带隙基准电路，其特征在于:所述第一电阻、第二电阻的阻值相同。
6.根据权利要求3所述的开关控制低失调电压的带隙基准电路，其特征在于:所述运算放大器为两级运算放大器。
7.根据权利要求6所述的开关控制低失调电压的带隙基准电路，其特征在于:所述运算放大器包括 PMOS 管 Q201、PMOS 管 Q202、NMOS 管 Q203、NMOS 管 Q204、NMOS 管 Q205，所述开关信号模块包括开关S210、S211、S212、S213、S214、S215、S216，所述第一双极型晶体管为PNP管Q206，所述第二双极型晶体管为PNP管Q207，所述第一电阻为电阻R220，所述第二电阻为电阻R218，所述第三电阻为电阻R219，其中，所述PNP管Q207的发射极分别连接开关S210、S212的一端，所述开关S210的另一端连接PMOS管Q201的栅极，所述开关S212的另一端连接PMOS管Q202的栅极，所述PNP管Q206的发射极连接电阻R219的一端，所述电阻R219的另一端分别连接开关S211、S213的一端，所述开关S211的另一端连接PMOS管Q201的栅极，开关S213的另一端连接PMOS管Q202的栅极。
8.根据权利要求7所述的开关控制低失调电压的带隙基准电路，其特征在于:所述开关S214的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S214的另一端连接NMOS管Q203的漏极，所述开关S215的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S215的另一端连接NMOS管Q204的漏极，所述开关S216、S217的一端连接NMOS管Q205的栅极，所述开关S216的另一端连接NMOS管Q203的漏极，所述开关S217的另一端连接NMOS管Q204的漏极，所述NMOS管Q203、NM0S管Q204、NM0S管Q205的源极接地。
9.根据权利要求8所述的开关控制低失调电压的带隙基准电路，其特征在于:所述开关控制低失调电压的带隙基准电路还包括第一电流源和第二电流源，所述NMOS管Q205的漏极与所述第二电流源连接，所述NMOS管Q205的漏极分别与所述电阻R218、R220的一端连接，所述电阻R220的另一端连接PNP管Q207的发射极，所述电阻R218的另一端连接电阻R219的一端，所述电阻R219的另一端连接PNP管Q2106的发射极，所述PNP管Q2106、PNP管Q207的基极和集电极接地。
10.根据权利要求1所述的开关控制低失调电压的带隙基准电路，其特征在于:所述运算放大器输出零温度系数电压信号；所述低通滤波模块接受所述零温度系数电压信号并输出带隙基准电压信号，所述低通滤波模块包括电阻R221和电容C222，所述零温度系数电压信号连接所述电阻R221的一端，所述电阻R221的另一端串联电容C222，所述电容C222的另一端接地。
【文档编号】G05F1/56GK204065894SQ201420386273
【公开日】2014年12月31日 申请日期:2014年7月14日 优先权日:2014年7月14日
【发明者】张君志, 贾相英 申请人:深圳市科创达微电子有限公司
【专利摘要】本实用新型提供了一种开关控制低失调电压的带隙基准电路，包括开关信号模块、运算放大器、双极型晶体管模块和低通滤波模块，所述开关信号模块的输出端与所述运算放大器的输入端连接，所述运算放大器的输出端与所述双极型晶体管模块连接，所述双极型晶体管模块与所述低通滤波模块连接；所述开关信号模块包括第一开关信号输出端和第二开关信号输出端，所述第一开关信号输出端与所述运算放大器的同相输入端连接，所述第二开关信号输出端与所述运算放大器的反相输入端连接。本实用新型的有益效果是：降低了运算放大器的输入失调电压，提高了带隙基准电压信号的精度。
【专利说明】开关控制低失调电压的带隙基准电路
【技术领域】
[0001]本实用新型涉及带隙基准电路，尤其涉及开关控制低失调电压的带隙基准电路。
【背景技术】
[0002]近年来随着电子产业和集成电路领域的快速发展，系统要求集成电路的性能逐渐提高，对于电路中使用的带隙基准电路，对其基准电压精度的要求也越来越高，现有的带隙基准电路的基准电压精度较低，已经越来越难以满足使用的要求。
[0003]如图4所示，传统的带隙基准电路图，包括运算放大器401、PNP管405和PNP管406，PNP管406的发射极接运算放大器401的VP端；PNP管405的发射极串联电阻404接运算放大器401的VN端。电阻402和电阻403接运算放大器401的输出端，信号408是带隙基准电压信号。
[0004]这种传统的带隙基准电路存在输入失调电压，这会降低所述基准电压信号的精度。
【发明内容】
[0005]为了解决现有技术中的问题，本实用新型提供了一种基准电压精度高的开关控制低失调电压的带隙基准电路。
[0006]本实用新型提供了一种开关控制低失调电压的带隙基准电路，包括开关信号模块、运算放大器、双极型晶体管模块和低通滤波模块，所述开关信号模块的输出端与所述运算放大器的输入端连接，所述运算放大器的输出端与所述双极型晶体管模块连接，所述双极型晶体管模块与所述低通滤波模块连接；所述开关信号模块包括第一开关信号输出端和第二开关信号输出端，所述第一开关信号输出端与所述运算放大器的同相输入端连接，所述第二开关信号输出端与所述运算放大器的反相输入端连接，所述双极型晶体管模块的一端与所述运算放大器的输出端连接，所述双极型晶体管模块的另一端分别与所述运算放大器的同相输入端、反相输入端连接。
[0007]作为本实用新型的进一步改进，所述开关信号模块为振荡电路，所述振荡电路分别生成第一开关信号和第二开关信号，所述第一开关信号经过第一开关信号输出端输出到所述运算放大器的同相输入端，所述第二开关信号经过第二开关信号输出端输出到所述运算放大器的反相输入端，所述第一开关信号和第二开关信号均为方波且相位相反，所述第一开关信号和第二开关信号使所述运算放大器的同相输入端口、反相输入端口相互对换。
[0008]作为本实用新型的进一步改进，所述双极型晶体管模块包括第一双极型晶体管、第二双极型晶体管、第一电阻、第二电阻和第三电阻，其中，所述第一电阻的一端分别与所述运算放大器的输出端、低通滤波模块的输入端连接，所述第一电阻的另一端分别与所述第一双极型晶体管的发射极、所述运算放大器的同相输入端连接，所述第一双极型晶体管的基极和集电极接地；所述第二电阻的一端分别与所述运算放大器的输出端、低通滤波模块的输入端连接，所述第二电阻的另一端分别与所述运算放大器的反相输入端、所述第三电阻的一端连接，所述第三电阻的另一端与所述第二双极型晶体管的发射极连接，所述第二双极型晶体管的基极和集电极接地。
[0009]作为本实用新型的进一步改进，所述第二双极型晶体管、第一双极型晶体管的发射极面积比为8:1。
[0010]作为本实用新型的进一步改进，所述第一电阻、第二电阻的阻值相同。
[0011]作为本实用新型的进一步改进，所述运算放大器为两级运算放大器。
[0012]作为本实用新型的进一步改进，所述运算放大器包括PMOS管Q201、PM0S管Q202、NMOS管Q203、NMOS管Q204、NMOS管Q205，所述开关信号模块包括开关S210、S211、S212、
S213、S214、S215、S216，所述第一双极型晶体管为PNP管Q206，所述第二双极型晶体管为PNP管Q207，所述第一电阻为电阻R220，所述第二电阻为电阻R218，所述第三电阻为电阻R219，其中，所述PNP管Q207的发射极分别连接开关S210、S212的一端，所述开关S210的另一端连接PMOS管Q201的栅极，所述开关S212的另一端连接PMOS管Q202的栅极，所述PNP管Q206的发射极连接电阻R219的一端，所述电阻R219的另一端分别连接开关S211、S213的一端，所述开关S211的另一端连接PMOS管Q201的栅极，开关S213的另一端连接PMOS管Q202的栅极。
[0013]作为本实用新型的进一步改进，所述开关S214的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S214的另一端连接NMOS管Q203的漏极，所述开关S215的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S215的另一端连接NMOS管Q204的漏极，所述开关S216、S217的一端连接NMOS管Q205的栅极，所述开关S216的另一端连接NMOS管Q203的漏极，所述开关S217的另一端连接NMOS管Q204的漏极，所述NMOS管Q203、NMOS管Q204、NMOS管Q205的源极接地。
[0014]作为本实用新型的进一步改进，所述开关控制低失调电压的带隙基准电路还包括第一电流源和第二电流源，所述NMOS管Q205的漏极与所述第二电流源连接，所述NMOS管Q205的漏极分别与所述电阻R218、R220的一端连接，所述电阻R220的另一端连接PNP管Q207的发射极，所述电阻R218的另一端连接电阻R219的一端，所述电阻R219的另一端连接PNP管Q2106的发射极，所述PNP管Q2106、PNP管Q207的基极和集电极接地。
[0015]作为本实用新型的进一步改进，所述运算放大器输出零温度系数电压信号；所述低通滤波模块接受所述零温度系数电压信号并输出带隙基准电压信号，所述低通滤波模块包括电阻R221和电容C222，所述零温度系数电压信号连接所述电阻R221的一端，所述电阻R221的另一端串联电容C222，所述电容C222的另一端接地。
[0016]本实用新型的有益效果是:通过上述方案，降低了运算放大器的输入失调电压，提高了带隙基准电压信号的精度。
【专利附图】
【附图说明】
[0017]图1是本实用新型一种开关控制低失调电压的带隙基准电路简图；
[0018]图2是本实用新型一种开关控制低失调电压的带隙基准电路图；
[0019]图3是本实用新型一种开关控制低失调电压的带隙基准电路简图；
[0020]图4是一种传统带隙基准的电路图；
[0021]图5是本实用新型一种开关控制低失调电压的带隙基准电路的波形图。
【具体实施方式】
[0022]下面结合【专利附图】
【附图说明】及【具体实施方式】对本实用新型进一步说明。
[0023]图1、2、3、5中的附图标号为:开关信号模块101 ;运算放大器102 ;双极型晶体管模块104 ;低通滤波模块105 ；振荡电路306 ;运算放大器312 ;低通滤波器315。
[0024]实施例一
[0025]如图1所示，一种开关控制低失调电压的带隙基准电路，包括开关信号模块101、运算放大器102、双极型晶体管模块104和低通滤波模块105，所述开关信号模块101的输出端与所述运算放大器102的输入端连接，所述运算放大器102的输出端与所述双极型晶体管模块104连接，所述双极型晶体管模块104与所述低通滤波模块105连接；所述开关信号模块101包括第一开关信号输出端和第二开关信号输出端，所述第一开关信号输出端与所述运算放大器102的同相输入端连接，所述第二开关信号输出端与所述运算放大器102的反相输入端连接，所述双极型晶体管模块104的一端与所述运算放大器102的输出端连接，所述双极型晶体管模块104的另一端分别与所述运算放大器102的同相输入端、反相输入端连接，构成具有反馈的电路结构。
[0026]如图3所示，所述开关信号模块101优选为振荡电路306，所述振荡电路306分别生成第一开关信号309和第二开关信号310,所述第一开关信号309经过第一开关信号输出端输出到所述运算放大器312的同相输入端，所述第二开关信号310经过第二开关信号输出端输出到所述运算放大器312的反相输入端。
[0027]所述运算放大器102接受所述开关信号模块101的第一开关信号309和第二开关信号310,所述第一开关信号309和第二开关信号310能使所述运算放大器102的同相输入端口和反相输入端口相互对换，降低运算放大器102的输入失调电压，提高带隙基准电压信号的精度。
[0028]如图5所示，所述第一开关信号309和第二开关信号310均为方波且相位相反，所述第一开关信号309和第二开关信号310均优选为占空比为50%的方波，所述第一开关信号309和第二开关信号310使所述运算放大器102、312的同相输入端口、反相输入端口相互对换。
[0029]如图3所示，所述低通滤波模块105优选为低通滤波器315，所述双极型晶体管模块104包括第一双极型晶体管302、第二双极型晶体管301、第一电阻305、第二电阻304和第三电阻303，其中，所述第一电阻305的一端分别与所述运算放大器312的输出端、低通滤波器315的输入端连接，所述第一电阻305的另一端分别与所述第一双极型晶体管302的发射极、所述运算放大器312的同相输入端连接，所述第一双极型晶体管302的基极和集电极接地；所述第二电阻304的一端分别与所述运算放大器312的输出端、低通滤波器315的输入端连接，所述第二电阻304的另一端分别与所述运算放大器312的反相输入端、所述第三电阻303的一端连接，所述第三电阻303的另一端与所述第二双极型晶体管301的发射极连接，所述第二双极型晶体管301的基极和集电极接地。
[0030]如图3所示，所述第二双极型晶体管301、第一双极型晶体管302的发射极面积比为 8:1。
[0031]如图3所示，所述第一电阻305、第二电阻304的阻值相同。
[0032]实施例二
[0033]实施例二是以实施例一为基础的。
[0034]如图2所示，所述运算放大器102、312优选为两级运算放大器。
[0035]如图2所示，所述运算放大器102、312包括PMOS管Q201、PMOS管Q202、NMOS管Q203.NM0S 管 Q204、NM0S 管 Q205，所述开关信号模块 101 包括开关 S210、S211、S212、S213、
S214、S215、S216，所述第一双极型晶体管302为PNP管Q206，所述第二双极型晶体管301为PNP管Q207，所述第一电阻305为电阻R220，所述第二电阻304为电阻R218，所述第三电阻303为电阻R219，其中，所述PNP管Q207的发射极分别连接开关S210、S212的一端，所述开关S210的另一端连接PMOS管Q201的栅极，所述开关S212的另一端连接PMOS管Q202的栅极，所述PNP管Q206的发射极连接电阻R219的一端，所述电阻R219的另一端分别连接开关S211、S213的一端，所述开关S211的另一端连接PMOS管Q201的栅极，开关S213的另一端连接PMOS管Q202的栅极。
[0036]如图2所示，所述开关S214的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S214的另一端连接NMOS管Q203的漏极，所述开关S215的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S215的另一端连接NMOS管Q204的漏极，所述开关S216、S217的一端连接NMOS管Q205的栅极，所述开关S216的另一端连接NMOS管Q203的漏极，所述开关S217的另一端连接NMOS管Q204的漏极，所述NMOS管Q203、NMOS管Q204、NMOS管Q205的源极接地。
[0037]如图2所示，所述开关控制低失调电压的带隙基准电路还包括第一电流源208和第二电流源209，所述NMOS管Q205的漏极与所述第二电流源209连接，所述NMOS管Q205的漏极分别与所述电阻R218、R220的一端连接，所述电阻R220的另一端连接PNP管Q207的发射极，所述电阻R218的另一端连接电阻R219的一端，所述电阻R219的另一端连接PNP管Q2106的发射极，所述PNP管Q2106、PNP管Q207的基极和集电极接地。
[0038]如图2所示，所述运算放大器102输出零温度系数电压信号224 ;所述低通滤波模块105接受所述零温度系数电压信号224并输出带隙基准电压信号226，所述低通滤波模块105包括电阻R221和电容C222，所述零温度系数电压信号连接所述电阻R221的一端，即所述NMOS管Q205的漏极、电阻R218、R220分别连接所述电阻R221的一端，所述电阻R221的另一端串联电容C222，所述电容C222的另一端接地。
[0039]如图2所示，所述开关信号模块101与电路系统的其他模块共用，减少电路成本；所述的运算放大器102优选为两级运算放大器，其输入MOS管使用PMOS晶体管减少MOS晶体管的噪声。
[0040]如图2所示，PMOS管Q201、PM0S管Q202是所述两级运算放大器的输入差分对管，它们的尺寸相同；NM0S管Q203、NM0S管Q204是所述两级运算放大器的负载管，它们的尺寸相同；第一电流源208是所述两级运算放大器的偏置电流输入，设置两级运算放大器的直流偏置点；NM0S管Q205与第二电流源209连接端口是所述两级运算放大器的输出端。
[0041]电阻R218、电阻R220的电阻值完全相同，因此流过所述电阻R218和电阻R220的电流也相同。依据上面的描述得到，流过电阻R218的电流Il公式为:
[0042]I1=(VEB_207-VBE_206)/R219(1-1)
[0043]式中VEB_207和VBE_206是所述PNP管Q207、PNP管Q206的发射极基极电压，R219是所述电阻R219的电阻值。基准电压的公式为:
[0044]VREF= VEB_207+{R220*(VEB_207-VBE_206)/R219}(1-2)
[0045](1-2)公式中:
[0046]VEB_207-VBE_206= Δ VBE(1-3)
[0047]把公式(1-3)带入公式(1-2)得到:
[0048]VREF=VEB_207+(R220* Δ VBE/R219)(1-4)
[0049]公式(1-4)中VEB的温度系数为-2.2mV/° C，是负温度系数；Λ VBE的温度系数为0.085mV/° C，是正温度系数。调整电阻R220和电阻R219的比值，使正负温度系数抵消得到零温度系数的基准电压，即上面描述的零温度系数电压信号224。
[0050]如图2 所示，开关 S210、S211、S212、S213、S214、S215、S216、S217 由所述的第一开关信号309、第二开关信号310控制；当开关S210、S213、S215、S216闭合时，开关S211、S212、S214、S217 打开；当开关 S211、S212、S214、S217 闭合时，开关 S210、S213、S215、S216打开。
[0051]如图2所示，开关控制使两级运算放大器的输入管PMOS管Q201、PMOS管Q202的栅极信号相互对换；同时两级运算放大器的负载管NMOS管Q203、NM0S管Q204的栅极信号，接NMOS管Q203漏极与NMOS管Q204漏极相互对换；两级运算放大器的输出管NMOS管Q205的栅极信号，接NMOS管Q204的漏极与NMOS管Q203的漏极对换。
[0052]通过上面的信号相互对换两级运算放大器的同相输入端口和反相输入端口相互交换，减少两级运算放大器的输入失调电压，即本实用新型的电路结构能提高带隙基准电压的精度，满足电路系统高性能的需要。两级运算放大器的输入失调电压是由所PMOS管Q20UPM0S管Q202、所述的NMOS管Q203、NM0S管Q204的失配引起的。
[0053]本实用新型的电路结构通过开关控制降低输入失调电压，能提高基准电压信号的精度，满足高精度要求的集成电路需要。
[0054]运算放大器102、312的电路做成版图后，经过集成电路的加工工艺生成半导体硅芯片；在运算放大器102、312的电路中两个差分输入管和两个负载管的尺寸完全相同，但在集成电路的加工过程中运算放大器的两个差分输入管和两个负载管的尺寸会有偏差；两个差分输入管和两个负载管的尺寸偏差，引起运算放大器同相端和反相端的电压差，这个电压差就是运算放大器的输入失调电压。
[0055]因为有输入失调电压降低了带隙基准电压的精度；为了提高带隙基准电压的精度引入第一开关信号309和第二开关信号310。当第一开关信号309为高电平而第二开关信号310为低电平时，两个差分输入管中的一个接第一双极型晶体管302的集电极，另一个接第二双极型晶体管301的集电极串联第三电阻303 ； 当第二开关信号310为高电平而第一开关信号309为低电平时，接第一双极型晶体管302集电极的改接第二双极型晶体管301集电极串联第三电阻303，接第二双极型晶体管301集电极串联第三电阻303得改接第一双极型晶体管302集电极。由图5所示的波形图可以看出，第一开关信号309和第二开关信号310是周期变化的方波，因此上述过程一直重复。
[0056]当第一开关信号309为高电平而第二开关信号310为低电平时，假设运算放大器312输入失调电压的绝对值为AV，那么零温度系数电压信号314的电压值为VREF+AV，VREF见上面的公式(1-4);当第二开关信号310为高电平而第一开关信号309为低电平时，零温度系数电压信号314的电压值为VREF-Λ V。因为第一开关信号309和第二开关信号310是周期变化的，因此零温度系数电压信号314的电压平均值为VREF。
[0057]低通滤波器315滤除零温度系数电压信号314中的输入失调电压Λ V，同时还可以滤除第一开关信号309和第二开关信号310的干扰；低通滤波器315是对零温度系数电压信号314取平均值，即带隙基准电压信号316是零温度系数电压信号314的平均值，零温度系数电压信号314和带隙基准电压信号316的波形图如图5所示。
[0058]因此，本实用新型提供的一种开关控制低失调电压的带隙基准电路，可以将运算放大器312的输入失调电压消除掉，相较于传统的带隙基准电路结构，极大地提高了带隙基准电压的精度，满足各类高性能的集成电路系统的需要。
[0059]以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属【技术领域】的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
【权利要求】
1.一种开关控制低失调电压的带隙基准电路，其特征在于:包括开关信号模块、运算放大器、双极型晶体管模块和低通滤波模块，所述开关信号模块的输出端与所述运算放大器的输入端连接，所述运算放大器的输出端与所述双极型晶体管模块连接，所述双极型晶体管模块与所述低通滤波模块连接；所述开关信号模块包括第一开关信号输出端和第二开关信号输出端，所述第一开关信号输出端与所述运算放大器的同相输入端连接，所述第二开关信号输出端与所述运算放大器的反相输入端连接，所述双极型晶体管模块的一端与所述运算放大器的输出端连接，所述双极型晶体管模块的另一端分别与所述运算放大器的同相输入端、反相输入端连接。
2.根据权利要求1所述的开关控制低失调电压的带隙基准电路，其特征在于:所述开关信号模块为振荡电路，所述振荡电路分别生成第一开关信号和第二开关信号，所述第一开关信号经过第一开关信号输出端输出到所述运算放大器的同相输入端，所述第二开关信号经过第二开关信号输出端输出到所述运算放大器的反相输入端，所述第一开关信号和第二开关信号均为方波且相位相反，所述第一开关信号和第二开关信号使所述运算放大器的同相输入端口、反相输入端口相互对换。
3.根据权利要求1所述的开关控制低失调电压的带隙基准电路，其特征在于:所述双极型晶体管模块包括第一双极型晶体管、第二双极型晶体管、第一电阻、第二电阻和第三电阻，其中，所述第一电阻的一端分别与所述运算放大器的输出端、低通滤波模块的输入端连接，所述第一电阻的另一端分别与所述第一双极型晶体管的发射极、所述运算放大器的同相输入端连接，所述第一双极型晶体管的基极和集电极接地；所述第二电阻的一端分别与所述运算放大器的输出端、低通滤波模块的输入端连接，所述第二电阻的另一端分别与所述运算放大器的反相输入端、所述第三电阻的一端连接，所述第三电阻的另一端与所述第二双极型晶体管的发射极连接，所述第二双极型晶体管的基极和集电极接地。
4.根据权利要求3所述的开关控制低失调电压的带隙基准电路，其特征在于:所述第二双极型晶体管、第一双极型晶体管的发射极面积比为8:1。
5.根据权利要求3所述的开关控制低失调电压的带隙基准电路，其特征在于:所述第一电阻、第二电阻的阻值相同。
6.根据权利要求3所述的开关控制低失调电压的带隙基准电路，其特征在于:所述运算放大器为两级运算放大器。
7.根据权利要求6所述的开关控制低失调电压的带隙基准电路，其特征在于:所述运算放大器包括 PMOS 管 Q201、PMOS 管 Q202、NMOS 管 Q203、NMOS 管 Q204、NMOS 管 Q205，所述开关信号模块包括开关S210、S211、S212、S213、S214、S215、S216，所述第一双极型晶体管为PNP管Q206，所述第二双极型晶体管为PNP管Q207，所述第一电阻为电阻R220，所述第二电阻为电阻R218，所述第三电阻为电阻R219，其中，所述PNP管Q207的发射极分别连接开关S210、S212的一端，所述开关S210的另一端连接PMOS管Q201的栅极，所述开关S212的另一端连接PMOS管Q202的栅极，所述PNP管Q206的发射极连接电阻R219的一端，所述电阻R219的另一端分别连接开关S211、S213的一端，所述开关S211的另一端连接PMOS管Q201的栅极，开关S213的另一端连接PMOS管Q202的栅极。
8.根据权利要求7所述的开关控制低失调电压的带隙基准电路，其特征在于:所述开关S214的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S214的另一端连接NMOS管Q203的漏极，所述开关S215的一端分别连接NMOS管Q203的栅极、NMOS管Q204的栅极，所述开关S215的另一端连接NMOS管Q204的漏极，所述开关S216、S217的一端连接NMOS管Q205的栅极，所述开关S216的另一端连接NMOS管Q203的漏极，所述开关S217的另一端连接NMOS管Q204的漏极，所述NMOS管Q203、NM0S管Q204、NM0S管Q205的源极接地。
9.根据权利要求8所述的开关控制低失调电压的带隙基准电路，其特征在于:所述开关控制低失调电压的带隙基准电路还包括第一电流源和第二电流源，所述NMOS管Q205的漏极与所述第二电流源连接，所述NMOS管Q205的漏极分别与所述电阻R218、R220的一端连接，所述电阻R220的另一端连接PNP管Q207的发射极，所述电阻R218的另一端连接电阻R219的一端，所述电阻R219的另一端连接PNP管Q2106的发射极，所述PNP管Q2106、PNP管Q207的基极和集电极接地。
10.根据权利要求1所述的开关控制低失调电压的带隙基准电路，其特征在于:所述运算放大器输出零温度系数电压信号；所述低通滤波模块接受所述零温度系数电压信号并输出带隙基准电压信号，所述低通滤波模块包括电阻R221和电容C222，所述零温度系数电压信号连接所述电阻R221的一端，所述电阻R221的另一端串联电容C222，所述电容C222的另一端接地。
【文档编号】G05F1/56GK204065894SQ201420386273
【公开日】2014年12月31日 申请日期:2014年7月14日 优先权日:2014年7月14日
【发明者】张君志, 贾相英 申请人:深圳市科创达微电子有限公司
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