专利名称：包括写保护区的非易失性存储器件的制作方法
技术领域：
本发明一般涉及非易失性存储器件，更具体地说，涉及包括写保护区的非易失性存储器件。
背景技术：
在非易失性存储器例如快闪存储器或铁电存储器中，即使当断开电源时，也能保持记录的信息。但是在常规非易失性存储器中没有数据保护装置，不希望的操作可能破坏数据。
发明内容
因此本发明的目的是提供一种非易失性存储器，可以在存储单元上设置写保护功能。
提供一种非易失性存储器件，其中具有写保护区，包括程序命令处理器、写保护区设置单元以及写控制器。程序命令处理器通过解码外部信号输出程序命令。当激励(activate)程序命令信号时，写保护区设置单元存储对应于输入地址的区地址，并当将程序命令信号去激励时，输出写保护信号。当激励写保护信号时，写控制器控制不在对应于区地址的单元上执行写操作。
图1是根据本发明的一个例子包括写保护区的铁电存储器的方框示意图。
图2是图1的主位线上拉(pull-up)控制器、单元阵列块以及列选择控制器的结构示意图。
图3是图1的主位线上拉(pull-up)控制器的结构示意图。
图4是图2的主位线负载控制器的结构示意图。
图5是图1的列选择控制器的结构示意图。
图6是图2的子单元块的结构示意图。
图7是根据本发明的程序命令处理器的结构示意图。
图8是图7的程序命令处理器的操作示意图。
图9是图8中使用的D触发器的结构示意图。
图10是包括在根据本发明的存储器件中的寄存器的结构示意图。
图11是图10的寄存器的写模式的时序图。
图12是图10的寄存器的读模式的时序图。
图13是用于产生图10的寄存器控制信号ENW和CPL的电路的电路图。
图14是包括在根据本发明的存储器件中的区地址缓冲单元的方框示意图。
图15是写保护区的地址和输入到存储器件的地址之间的关系示意图。
图16a和16b是图1的写保护区设置单元结构示意图。
图17a至17c是图1的写控制器的结构示意图。
具体实施例方式
下面参考附图更详细地描述本发明。
图1是根据本发明的一个例子包括写保护区的铁电存储器件的方框示意图。
本发明的非易失性存储器件包括单元阵列块100、主(main)位线上拉(pull-up)控制器11、列选择控制器12、读出放大器阵列22、开关控制器23以及I/O缓冲器24。主位线上拉(pull-up)控制器11上拉主位线为正电压，主位线包括在单元阵列块100内。列选择控制器12将主位线连接到数据总线单元21。读出放大器阵列22连接到数据总线单元21。开关控制器23控制读出放大器阵列22。I/O缓冲器24与读出放大器阵列22交换数据。
本发明的非易失性存储器也包括用于写控制器200、写保护区设置单元300以及执行写保护操作的程序命令处理器400。
程序命令处理器400解码写保护命令。写保护区设置单元300由从地址缓冲器33输入的地址和来自程序命令处理器400的输出信号控制，以设置写保护区。写控制器200响应从/WP缓冲器31提供的写保护信号、从/WE缓冲器32提供的写入启动(enable)信号，以及来自写保护区设置单元300的输出信号控制读或写操作。
图2是图1的主位线上拉(pull-up)控制器11、单元阵列块100以及列选择控制器12的结构示意图。单元阵列块100包括多个主位线负载控制器13和多个子单元块111。当两个或更多主位线负载(load)控制器13连接到一个主位线时，同样数目的子单元块110分配给主位线负载控制器13，且主位线负载控制器13彼此均匀地隔开放置。可以将单元阵列块的全部或一些指定为保护区(100)。在保护区110中可以包括多个子单元块111。在同一保护区110内包括的子单元块111以同样的方式工作。
图3是图1的主位线上拉(pull-up)控制器11的结构示意图。主位线上拉(pull-up)控制器11包括PMOS晶体管，PMOS晶体管具有接收控制信号MBPUC的栅极、连接到电源VPP(VCC)的源极，以及连接到主位线MBL的漏极。
在预充电操作中主位线上拉控制器11上拉主位线MBL为电压VPP(VCC)。
图4是图2的主位线负载控制器13的结构示意图。主位线负载控制器13包括PMOS晶体管，PMOS晶体管具有接收控制信号MBLC的栅极、连接到电源VPP(VCC)的源极，以及连接到主位线MBL的漏极。
在数据读出操作中，连接在电源VPP(VCC)和主位线MBL之间的主位线负载控制器13作为电阻器件，根据流过主线位线负载控制器13的电流量决定主位线的电位。
主位线MBL连接到一个或更多主位线负载控制器13。当两个或更多主位线负载控制器13连接到主位线MBL时，主位线负载控制器13彼此均匀隔开放置。
图5是图1的列选择控制器12的结构示意图。列选择控制器12是用于连接主位线MBL和数据总线的开关。通过控制信号CSN和CSP控制它的接通/断开操作。
图6是图2的子单元块111的结构示意图。子单元块110包括子位线SBL、NMOS晶体管N1、N2、N3、N4以及N5。子位线SBL共同连接到多个单位单元，每个单位单元连接到字线WL<m>和板线(plateline)PL<m>。用于调节电流的NMOS晶体管N1具有连接到子位线SBL的第一端的栅极，以及连接到主位线MBL的漏极。NMOS晶体管N2具有连接到控制信号MBSW的栅极，连接到NMOS晶体管N1的源极的漏极，以及接地的源极。NMOS晶体管N3具有连接到控制信号SBPD的栅极，连接到子位线SBL的第二端的漏极，以及接地的源极。NMOS晶体管N4具有连接到控制信号SBSW2的栅极，连接到子位线SBL的第二端的漏极，以及连接到控制信号SBPU的漏极。NMOS晶体管N5具有连接到控制信号SBSW1的栅极，连接到主位线MBL的漏极的源极，以及连接到子位线SBL的第二端的源极。
当访问单位单元(unit cell)时，仅连接单位单元的子位线连接到主位线。这里，子位线SBL经由NMOS晶体管N5连接到主位线MBL。由此，甚至用对应于一个子位线的较小量的负载而不是对应于整个位线的较大量的负载，也可以执行存储器读出/写入操作。
当激励控制信号SBPD时，子位线SBL接地。控制信号SBPU调节待提供到子位线SBL的电压。控制信号SBSW1调节子位线SBL和主位线MBL之间信号的流动。控制信号SBSW2调节控制信号SBPU和子位线SBL之间信号的流动。
连接到NMOS晶体管N1的栅极的子位线SBL调节主位线的读出电压。主位线MBL经由主位线负载控制器13连接到电源VPP(VCC)。当控制信号MBSW变为高电平时，电流从电源VPP(VCC)通过主位线负载控制器13、主位线MBL和NMOS以及晶体管N1和N2流到地。这里，由连接到NMOS晶体管N1的栅极的子位线SBL的电压决定电流量。如果单元的数据是“1”，那么电流变大，由此减小主位线MBL的电压。如果单元的数据是“0”，那么电流量变小，由此增加主位线MBL的电压。这里，通过将主位线MBL的电压与基准电压比较可以检测单元数据。在读出放大器阵列22中执行检测单元数据。
图7是包括在根据本发明的存储器件中的程序命令处理器的结构示意图。图8是根据本发明的程序命令处理器的操作时序图。参考图8，说明图7的程序命令处理器。图7的所有D触发器都假定为在时钟信号的下降沿同步。
如果将写入启动信号WEB和芯片启动信号CEB激励为低电平，通过触发输出启动信号OEB产生的时钟信号提供到时钟输入端。由于N个D触发器串联连接，如果输出启动信号OEB触发N次，那么从“或非”门输出的高电平传播(propagated)到Nth触发器的输出信号WP_CMD。但是，当激励输出信号WP_CMD时，如果输出启动信号OEB变为高电平，那么所有的D触发器都复位。结果，输出信号WP_CMD变为低电平。在输出启动信号OEB的Nth下降沿激励输出信号WP_CMD，在输出启动信号OEB的(N+1)th上升沿去激励。
图9是图7中使用的D触发器的结构示意图。一般，D触发器是用于在时钟的上升或下降沿采样和输出提供到输入端信号的电路。图9的电路在时钟CP的下降沿采样输入信号d。当时钟CP变为“高电平”时，主单元41导通栅极S1，并将输入信号d存储在锁存器中。这里，由于从属(slave)单元42的栅极32断开，因此输入信号d不传送到从属单元42的锁存器中。如果时钟CP为“低电平”，那么主单元41的栅极S1接通，从属单元42的栅极S2断开。结果，存储在主单元41的锁存器中的数据存储在从属单元42的锁存器中，并连续输出从属单元42的锁存器中存储的信号，直到时钟CP的下一个下降沿。
图10是包括在根据本发明的存储器件中的寄存器的结构示意图。寄存器包括第一放大器51、输入单元52、存储单元53以及第二放大器54。
第一放大器51包括PMOS晶体管P1、P2以及P3。PMOS晶体管P1具有接收第一控制信号ENP的栅极，以及连接到正电源的源极。PMOS晶体管P2具有连接到第一结点的栅极，连接到PMOS晶体管P1的漏极的源极，以及连接到第二结点的漏极。PMOS晶体管P3具有连接到第二结点的栅极，连接到PMOS晶体管P1的漏极的源极，以及连接到第一结点的漏极。
第二放大器54包括NMOS晶体管N3、N4以及N5。NMOS晶体管N3具有连接到第一结点的栅极，连接到第二结点的漏极。NMOS晶体管N4具有连接到第二结点的栅极，连接到第一结点的漏极。NMOS晶体管N5具有接收第二控制信号ENN的栅极，连接到NMOS晶体管N3的源极和NMOS晶体管N4的源极的漏极，以及接地的源极。
输入单元52包括NMOS晶体管N1和N2。NMOS晶体管N1具有接收第三控制信号ENW的栅极，接收数据信号RESET(AnB)的源极，以及连接到第一结点的漏极。NMOS晶体管N2具有接收第三控制信号ENW的栅极，接收数据信号RESET(AnB)的源极，以及连接到第二结点的漏极。
存储单元53包括铁电电容器FC1、FC2、FC3和FC4。铁电电容器FC1连接在第四控制信号CPL和第一结点之间。铁电电容器FC2连接在第四控制信号CPL和第二结点之间。铁电电容器FC3连接在第一结点和地之间。铁电电容器FC4连接在第二结点和地之间。
当控制信号ENP是“低电平”以及控制信号ENN是“高电平”时，第一放大器51和第二放大器54固定第一结点和第二结点之间的一结点具有高电压为VCC，一结点具有低电压为VSS。当控制信号ENP是“高电平”以及控制信号ENN是“低电平”时，寄存器从电源断开。
当控制信号ENW是“高电平”时，输入单元52分别将数据信号SET和RESET提供到第二结点和第一结点。当控制信号ENW是“低电平”时，第一结点和第二结点从数据信号SET和RESET断开。
通过调节控制信号CPL，存储单元53储存提供到在铁电电容器FC1、FC2、FC3和FC4中的第一结点和第二结点的数据信号。
从第一结点输出一输出信号SPB_EN，从第二结点输出一输出信号SP_EN。
图11是图10的寄存器的写模式的时序图。如果激励程序命令信号WP_CMD，那么将图4的程序命令处理器400去激励，直到寄存器的写过程结束。
参考图11，在周期t1中，激励程序命令信号WP_CMD，从数据I/O焊点提供的数据信号DQ_n从高电平转变为低电平。结果，激励控制信号ENW，分别向第二结点和第一结点提供数据信号SET和RESET。如果信号CPL变为高电平，那么根据第一结点和第二结点的电压将信号保存在铁电电容器FC1至FC4中。例如，当第一结点是“低电平”，且第二结点是“高电平”时，电荷保存在铁电电容器FC1和FC4中。
在周期t3中，如果控制信号ENW是“低电平”，那么数据信号SET和RESET分别从第一结点和第二结点分开。通过第一放大器51和第二放大器54放大和保持第一结点和第二结点的电压。如果控制信号CPL变为“低电平”，那么在铁电电容器FC1和FC3之间，铁电电容器FC2和FC4之间重新分配电荷。这里，第一结点和第二结点的电压随电荷的重新分布而变化。第二结点的电压变得高于第一结点的电压。即使当电源断开时，铁电电容器FC1至FC4也保持存储的电荷。在周期t4中，如果信号DQ_n变为“高电平”，那么完成编程模式。信号DQ_n用来产生脉冲信号(参见图13)。
图12是图10的寄存器的读模式的时序图。
在周期t1中，如果电源达到稳定的电平，那么变为激励升高(power-up)检测信号PUP。如果控制信号CPL通过使用信号PUP转变为“高”电平，那么通过图10的铁电电容器FC1至FC4中存储的电荷在第一结点和第二结点之间产生电压差。
在周期t2中，如果产生足够的电压差，那么控制信号ENN和ENP分别激励为“高”电平和“低”电平。结果，放大第一结点和第二结点的数据。
在数据的放大完成之后，在周期t3中，控制信号CPL转变为“低”电平。结果，在铁电电容器FC1至FC4中还原破坏的数据。这里，控制信号ENW去激励为“低”电平，数据信号SET和RESET不提供到第二结点和第一结点。
图13是用于产生图10的寄存器控制信号ENW和CPL的电路的电路图。在初始复位之后，控制信号PUP还原存储在寄存器中的数据。在激励程序命令信号WP_CMD后，如果信号DQ_n从“高”电平转变为“低”电平，那么产生脉冲控制信号ENW和CPL，其具有脉冲的宽度对应于延迟电路的延迟时间(参见图11)。
图14是包括在根据本发明的存储器件中的区地址缓冲器单元的方框示意图。如果输入存储器地址，那么区地址缓冲器输出区地址SAn和SAn_B。
图15是存储地址A和区地址SA之间的关系示意图。在本发明的优选实施例中，一个区地址分配给每2k个存储地址。存储地址和区地址之间的关系根据优选实施例可以随意地变化。
图16a是图1的写保护区设置单元300的结构示意图。写保护区设置单元300包括主寄存器REG_Master、多个寄存器REG_0～REGn。寄存器REG_0的输出信号SP_EN和SPB_EN分别与区地址SA0和SA0_B进行“与”操作。从“与”操作获得的两个信号进行“或”操作。配置其它寄存器REG_1～REG_n以具有同样的操作步骤。结果，获得(n+1)个“或”操作结果。通过将(n+1)个“或”操作结果与来自主寄存器REG_Master的输出信号SPM_EN进行“与”操作，获得写保护信号WP_EN。
仅当主寄存器REG_Master的输出信号SPM_EN变为“高电平”时，写保护区设置单元300激活保护功能。如果信号SPM_EN变为“低电平”，那么保护功能不激活。在该例子中，通过使用对应于由(n+1)个位形成的区地址的多个寄存器REG_0，...，REG_n编程待保护的区地址。如果输入预定的区地址SA，那么每个位Sao，...，SAn(SAn_B具有与SAn相反电平的信号)与对应于每个位的来自寄存器REG_0，...，REG_n的输出信号SP_EN(SPB_EN具有与SP_EN相反电平的信号)相比较。
例如，待保护的区地址是“101”，寄存器REG_2的输出信号SP_EN设为“高电平”，寄存器REG_1的输出信号SP_EN为“低电平”，寄存器REG_0的输出信号SP_EN为“高电平”。结果，当输入区地址“101”时，所有“或”门的输出信号变为“高电平”。这里，如果主寄存器REG_Master的输出信号SPM_EN是“高电平”，那么写保护信号WP_EN激励为“高”电平。由于寄存器REG_0～REG_n可以随意地编程，所以可以为所有保护区随意地设置保护功能。
图16b是图1的写保护区设置单元300的另一例子。在该例子中，寄存器REG_EXTO～REG_EXTn加入图16a的例子。从寄存器REG_EXTO输出的信号与外部控制信号WP_EXT进行“与”操作。“与”操作结果与由寄存器REG_0的输出信号SP_EN和SPB_EN与区地址信号SA0和SAO_B进行“与”操作获得的两个信号进行“或”操作。图16b的例子与图16a的例子的结构相同。
在图16b的例子中，如图16a所描述执行同样的操作。但是，增加的寄存器REG_EXTO～REG_EXTn执行以下操作。如果寄存器REG_EXTn的值设为“1”，同时外部控制信号WP_EXT是“高电平”，那么仅比较其它区地址位SAn-1，...，SA0，以决定信号WP_EN的激励，不管SAn的值为“1”或“0”如何。
例如，假定存储在寄存器REG_3～REG_0中的区地址为“1111”。当除第二位外，比较其余地址位时，“0010”存储在寄存器REG_EXT3～REG_EXT0中，且外部控制信号WP_EXT设为“高电平”。结果，当输入的区地址SA是“11×1”时，信号WP_EN可以激励为“高电平”。当除第二位和第三位之外，比较其余地址位时，“0110”存储在寄存器REG_EXT3～REG_EXT0中，且外部控制信号WP_EXT设为“高电平”。结果，当输入的区地址SA是“1××1”时，信号WP_EN激励为“高”电平。
图17a是图1的写控制器200的结构示意图。图16a的写保护区设置单元300的输出信号WP_EN与写入启动缓冲器(/WE缓冲器)的输出信号WEB_EN进行“或”操作。由“或”操作的结果控制写控制器200。当写保护区设置单元300的输出信号WP_EN是“高电平”时，写控制器200开始读模式，不管写入启动信号WEB_EN如何。当信号WP_EN是“低电平”时，写控制器200通过写入启动信号WEB_EN开始写模式。
图17b是图1的写控制器200的结构示意图，包括写保护/WP缓冲器，提供/WP缓冲器的输出信号作为图16b的写保护区设置单元300的控制信号WP_EXT。其他结构与图17a的结构相同。
图17c是图1的写控制器200的结构示意图，包括如图17b中所示的写保护/WP缓冲器，提供WP缓冲器的输出信号作为控制信号WP_EXT，以及写保护区设置单元300与图16a的结构相同。通过对控制信号WP_EXT、写保护区设置单元300的输出信号WP_EN、写入启动信号WEB_En进行“或”操作获得的信号控制写控制器200。结果，当激励外部控制信号WP_EXT时，写控制器200开始读模式，不管写保护区设置单元300的输出信号WP_EN和写入启动信号WEB_EN如何。
如先前论述，本发明的非易失性存储器包括写保护功能，可以防止在预定的存储单元区中由于不希望的操作引起的数据丢失。
权利要求
1.一种包括写保护区的非易失性存储器件，包括程序命令处理器，用于通过解码外部信号，输出程序命令信号；写保护区设置单元，用于当激励程序命令信号时，存储对应于输入地址的区地址，以及用于当将程序命令信号去激励时，输出写保护信号；以及写控制器，用于当激励写保护信号时，控制不在对应于区地址的单元上执行写操作。
2.根据权利要求1的器件，其中激励当芯片选择信号和写入启动信号时，如果输出启动信号触发预定次数，那么激励程序命令信号。
3.根据权利要求2的器件，其中在激励程序命令信号预定次数之后，去激励程序命令信号。
4.根据权利要求1的器件，其中寄存器包括第一放大器，用于响应第一控制信号，将第一结点和第二结点中具有较高电位的一结点的电压放大并固定在预定的正电压；第二放大器，用于响应第二控制信号，将第一结点和第二结点中具有具有低电位的一结点的电压放大和固定为地电压；输入单元，用于响应第三控制信号，向第一结点和第二结点提供数据信号；以及存储单元，用于响应第四信号，存储提供到第一结点和第二结点的信号，当电源断开时，保持该存储信号；其中向外输出第一结点和第二结点的电压。
5.根据权利要求4所述的器件，其中第一放大器包括第一PMOS晶体管，具有接收第一控制信号的栅极，连接到正电源的源极；第二PMOS晶体管，具有连接到第一结点的栅极，连接到第一PMOS晶体管的漏极的源极，以及连接到第二结点的漏极；以及第三PMOS晶体管，具有连接到第二结点的栅极，连接到第一PMOS晶体管的漏极的源极，以及连接到第一结点的漏极。
6.根据权利要求4所述的器件，其中第二放大器包括第一NMOS晶体管，具有连接到第一结点的栅极，连接到第二结点的漏极；第二NMOS晶体管，具有连接到第二结点的栅极，连接到第一结点的漏极；以及第三NMOS晶体管，具有接收第二控制信号的栅极，连接到第一NMOS晶体管的源极和第二晶体管的源极的漏极，以及接地的源极。
7.根据权利要求4所述的器件，其中输入单元包括第一NMOS晶体管，具有接收第三控制信号的栅极，接收第一数据信号的源极，以及连接到第一结点的漏极；第二NMOS晶体管，具有接收第三控制信号的栅极，接收第二数据信号的源极，以及连接到第二结点的漏极。
8.根据权利要求4所述的器件，其中存储单元包括第一铁电电容器，连接在第四控制信号和第一结点之间；第二铁电电容器，连接在第四控制信号和第二结点之间；第三铁电电容器，连接在第一结点和地之间；以及第四铁电电容器，连接在第二结点和地之间。
9.根据权利要求1的器件，其中写保护区设置单元包括寄存器阵列，用于存储区地址；以及比较器，用于将对应于输入地址的区地址与存储在寄存器阵列中的地址相比较，并输出写保护信号。
10.根据权利要求9的器件，其中写保护区设置单元还包括具有同样数目的寄存器阵列的第二寄存器阵列，其中在激励外部控制信号的同时，比较器将其余的区地址位与保存在寄存器阵列中除对应于保存在第二寄存器阵列中激励位之外的地址位相比较，并输出写保护信号。
11.根据权利要求9或10的器件，其中写保护区设置单元还包括主寄存器，且当不激励存储在主寄存器中的信号时，不激励写保护信号。
12.根据权利要求1的器件，其中当激励写保护信号或外部控制信号时，写控制器控制不在对应于区地址的存储区上执行写模式。
13.一种包括写保护区的非易失性存储器件，包括第一寄存器阵列，包括其中存储区地址的多个寄存器；第二寄存器阵列，包括对应于该多个寄存器的多个寄存器；主寄存器，用于控制激励；以及比较器，用于响应主寄存器的值，将存储在第一寄存器阵列中的区地址与外部输入的除对应于第二寄存器阵列的激励的寄存器的那些地址位之外的区地址相比较，然后输出比较结果，。
14.一种包括写保护区的非易失性存储器件，包括内部保护信号控制器，用于接收外部输入的地址和预定的保护区地址，并输出内部保护信号；外部保护信号控制器，用于响应外部控制信号，输出外部保护信号；写保护控制器，用于接收内部保护信号和外部保护信号，并输出写保护信号；以及写控制器，用于响应写保护信号和写入启动信号，控制存储器件的读/写操作。
全文摘要
本发明涉及一种包括写保护区的非易失性存储器件，其包括程序命令处理器、写保护区设置单元以及写控制器。程序命令处理器通过解码外部信号输出程序命令信号。当激励程序命令信号时，写保护区设置单元存储对应于输入地址的区地址，并当将程序命令信号去激励时，输出写保护信号。当激励写保护信号时，写控制器控制对应于区地址的单元不执行写模式。
文档编号G06F12/14GK1510692SQ0314384
公开日2004年7月7日 申请日期2003年6月30日 优先权日2002年12月24日
发明者姜熙福 申请人:海力士半导体有限公司