使用冗余线路以增加超大规模集成电路布图的产率和可靠性的制作方法

专利名称：使用冗余线路以增加超大规模集成电路布图的产率和可靠性的制作方法
技术领域：
本发明涉及集成电路，更具体地，涉及在布线的超大规模集成电路
(V L SI)设计中增加冗余以提高电路可靠性的方法。
背景技术：
随着超大规模集成电路(VLSI)物理尺寸的持续下降，变得越来越难于 可靠地制造这样的集成电路。随着特征的宽度和特征之间的间隔变得越来越 小，VLSI设计对随机缺陷的敏感性增加。另外，尤其不希望单通路(via) 的存在(即通过单通路的层间连接器)。从随机缺陷产率的角度，因为位于 单通路上的点缺陷产生开路，所以单通路尤其会引起芯片故障。从系统产率 的角度，如果通路难于在给定的工艺中制造，则制造不良的单通路可以引起 电路开路或高电阻的连接，这可能引起由于时序原因的电路故障。新的制造 工艺尤其对通路所产生的问题敏感。
一种增加VLSI布图中通路连接质量的技术是通过添加冗余通路，其作 为布线步骤的一部分，或者作为单独的后-布线步骤。于2000年2月15曰 授予Darden等人的美国专利No.6,026，224 (通过引用的方式结合于此)公开 了通过使用局部搜索从而在一或两个金属平面内相邻于单通路的布线轨道 内发现自由空间从而在金属平面之间添加冗余通路的插入冗余通路的后-布线方法。其它形成冗余通路的方法可以将相邻于单通路的线路推开从而在 相邻线路轨道内产生空间，在该空间中可以添加冗余通路。Kahng等，ICCAD 2002 (通过引用的方式结合于此)发表了一种用于对VLSI设计添加非树状 布线从而提高产率和可靠性的技术。但是，因为现存的单通路位于其中没有 自由空间，也无法形成自由空间的拥挤区域内，所以这些标准的方法经常不 能添加冗余的通路。

发明内容
本发明提供了 一种通过使用现有的布线器技术(例如布线程序)增加层间连接器(即通路)和层内连接器(例如线段)的冗余而减少对于制造缺陷 的设计敏感性并且增加集成电路的可靠性的自动方法，以便提高电路可靠性 和产率。 一旦初始布线完成，则确定单通路(即用于制造层间连接的单通路)。 然后，选择并且临时关闭(block)特定的单通路。具体地，在布线程序中标 记所选择的单通路对于连接第一元件(例如配线、管脚、器件等)至第二元 件(例如配线、管脚、器件等)是不可用的。所述单通路还优选被编码为"必 须保持"，使得布线程序将不去除初始的单通路以便形成另一路径。然后， 现存的布线程序确定第 一和第二元件之间连接的可以获得的替换的线;洛并 且在此插入第二i 各径。第二路径包括从第 一元件延伸到第二元件的回^各并且 包括至少一附加的通路和一附加层内连接器(例如线段)。 一旦插入第二路 径，则开启单通路。因而，第一元件和第二元件通过第一和第二路径(即冗 余路径)而连接。对于每个被确定的单通路重复该工艺。这些冗余的路径用 于减少集成电路对于可以由单通路内潜在关闭所引起的制造缺陷的敏感性。
应当注意本发明无需限于在集成电路内的配线层。对于形成器件(例如 晶体管)的层的非冗余连接也可以使用在此描述的技术处理。
可以对插入第二路径的工艺设置限制。例如， 一个限制可以是如果第二 路径位于由第一路径所使用的金属层内或那些金属层之间，才插入第二路 径。另 一限制可以是如果第二路径在距单通路的预定距离内和/或在距所述单 通孔的另一预定距离之外才可以插入第二路径。又一限制可以是当插入第二 路径时，必须保持所有预先存在的冗余通路。另外，可以进行成本-收益分 析从而确定插入第二路径的收益是否超过与插入第二3各径相关的成本。插入 冗余路径(即第二路径)通过减小集成电路内开路故障临界区域(例如在集 成电路配线内)而减小了出现开路故障的几率，但是也通过增加在集成电路 '内(例如在集成电路布线内)的短路故障临界区域而增加了出现随机短路故 障的几率。为了进行成本-收益分析，估计了避免在单通路内的潜在关闭所 引起的缺陷和减、开路故障临界区域的收益值。所述收益值通过测量由第二 路径产生的冗余长度、通过从开路故障临界区域中减去冗余长度、并且通过 施加制造工艺的预定缺陷密度矢量而估计。还估计增加短^4丈障临界区域的 成本值。成本值通过测量第二路径的线段和预先存在的线段之间的邻接长 度，通过将邻接长度与短路临界区域相加，并且通过施加制造工艺的预定缺 陷密度矢量而估计。成本值与收益值对比，并且如果收益超过成本才插入第二路径。
本发明的方法的另一实施例包括与上述实施例相同的工艺；但是，在布 线层内连接器(例如线段)和层间连接器(即通路)之后，冗余通路在集成 电路中任何可能的位置插入。可以使用现有方法插入冗余通^各，例如，通过 使用局部几何法从而将冗余通路插入与单通路相邻的开放空间内。 一旦插入 冗余通路，则剩余的单通路被确定。剩余的单通路是不可以形成冗余的通路， 因为它们位于拥挤区域内而与在与其相邻处没有足以插入冗余通i 各的开放 空间(或者初始或者通过移动网格(net))。
本发明的另一实施例的方法还包括与上述实施例相同的工艺；但是，在
插入第二路径时，附加冗余通路插入于相邻于所述附加通路的第二路径内任 何可能的位置。如果插入冗余通路之后，全部附加通路冗余，则初始通路和 在工艺期间形成的所有冗余层内连接器(例如线段)都可以被选择性地永久 去除。如果另一方面，插入冗余通路之后，至少一附加通路仍然为单(即非 冗余)，则单通路被开启使得第一路径和第二路径提供第一元件和第二元件 之间的冗余路径。
本发明还提供了可以减小制造缺陷的敏感性并且增加集成电路层内和 层间连接的可靠性的系统。该系统包括确定可以获得的线路并且将层内连接 器(例如线段)和层间连接器(即通路)插入可以获得的线路从而形成连接 路径的的布线器。确定器确定在预先布线的连接路径内的单通路，例如在连 接第一元件(例如配线、管脚、器件等)和第二元件(例如配线、管脚、器 件等)的第一路径内的单通路。分流器关闭选择的单通路使得其不被布线器 认作第一元件和第二元件之间的连接。分流器必须还确定布线器不去除可以
产生的触角(antennas ),例如通过设置所有剩余的网格的连接为"必须保持"。 换而言之，分流器欺骗布线器如同单通路不可以用于连接第一元件至第二元 件一样进行处理。布线器还适于确定用于当单通路被关闭时连接第一元件和 第二元件和插入路径的替代线路路径(即第二路径)。分流器还适于一旦第 二路径被插入则开启选择的单通路，使得第一路径和第二路径提供第一元件 和第二元件之间的冗余路径。控制器通过对可以使用的第二路径设置限制而 控制布线器。例如，控制器可以适于将第二路径限制于由第一路径所使用的 金属层之间和之内的区域内或距单通路的预定距离内。控制器还可以限制布 线器取消现存的通路以便形成第二路径。另外，控制器还可以适于进行成本-收益分析，并且如果插入第二路径的收益超过插入第二路径的成本才插入
第二路径。
因而，本发明提供了将冗余路径插入集成电路配线的方法。冗余路径提 供了比仅有冗余通路更大的冗余。另外，当拥挤使得不可以插入冗余通路时， 冗余路径提供了冗余。该冗余通过减小由随机缺陷引起的故障几率而提高了 电路产率和可靠性。当结合以下描述和附图，将更容易地认识和理解本发明 的这些和其它的方面和目的。但是应当理解，下列描述尽管指示了本发明的 优选实施例及其许多具体细节，但是其是说明性的而非限制性的。在本发明 的范围内可以进行许多变更和改进而不偏离其精神，并且本发明包括所有这 些改进。


参考附图，从以下详细的描述中将更好地理解本发明，其中 图1是示出本发明方法的流程图2示出了具有作为连接在第一方向的第一配线和在第二方向的第二配 线的第 一路径的单通路的集成电路布线的两层的俯视图； 图3示出了单通路关闭的图2;
图4示出了第二路径连接第一配线和第二配线的图3;
图5示出了单通路开启的图4;
图6示出了第二路径内的附加通路成为冗余的图4;
图7示出了去除了第一路径的图6;
图8a-8b示出了本发明方法的典型实施例；
图9示出了在相同方向上连接第一配线和第二配线的第一^^径内的单通 路的两层布线的俯视图IO示出了单通路关闭的图9;
图11示出了第二路径连接第一配线和第二配线的图10;
图12示出了单通路开启的图11;
图13a-13b示出了本发明方法的另一典型实施例；
图14-16示出了本发明方法的另一典型实施例；并且
图17是示出本发明系统的示意方框图。
具体实施例方式
将参考在附图中示出的非限制性实施例和以下的详细描述，本发明及其 详细的各种特征和优点将被更全面地解释。应当注意在附图中示出的特征不 一定按比例绘制。省略了众所周知的元件和工艺技术的描述以便不必要地模 糊本发明。在此使用的实例仅旨在便于理解其中本发明可以被实施的方法并 且进而使本领域的技术人员可以实践本发明。因而，所述实例不应理解为限 制本发明的范围。
本发明涉及集成电路，更具体地，涉及在布线超大规模集成电路(VLSI) 设计中增加冗余从而提高电路产率和可靠性的方法。所述方法可以与现有的 冗余-通路插入程序结合使用或替代地通过其自身增加冗余。本发明提供了 一种将冗余路径插入集成电路布线的方法并且具体地是用于在单通路内相 遇的两个金属段之间插入冗余路径。冗余路径提供了比仅插入冗余通路更大 的冗余。另外，当拥挤使得不可以相邻于单通路插入冗余通路时，冗余路径 提供了冗余。这种冗余通过减小由随机缺陷引起的故障几率而提高了电路产 率和可靠性。出于说明的目的，本发明被描述为对于在布线层的层间和层内 连接器提供冗余，但是，本领域的技术人员应当理解，本发明无需限于布线 层。例如，本发明可以用于形成有源层之间以及有源层和金属层之间的冗余 连接器。
参考图1，本发明提供了一种通过使用现有的布线器技术(例如布线程 序)减小对于制造缺陷的设计敏感性并且增加集成电路布线中的可靠性的自 动方法，以便通过增加冗余路径而提高电路的产率和可靠性。所述方法的实 施例包括使用现有布线程序(101，见图2)来布线集成电路的层间和层内连 接器(例如线段和通路)。在此描述和示出的本发明是相对于网格布线设计， 其仅处于示范的目的。本领域的4支术人员应当理解，本发明可以用现在可以
设计方法进行。 一旦在工艺101中完成了初始布线，则单通^各30(即用于形 成层间连接的单通路)被确定(104)。例如，参考图2,初始布线可以在第 一层放置第一元件10 (例如，第一层M1上在第一方向上的第一配线)，第 一元件10通过单通路30a连接到在第二层上的第二元件20 (即第二层M2 上的第二方向上的第二配线)。该单通路30a包括第一元件10和第二元件20 之间的整个第一路径40。然后，单个的单通路(例如单通路30a、 30c等)逐个逐次作为处理的目标。目标单通路30a被临时关闭(106，见图3)。换 而言之，布线程序被欺骗如同单通孔30a不可以用于连接第一元件10至第 二元件20 —样进行处理。关闭可以通过功能性地关闭单通^各30a或通过将 单通路30a移动到另 一网例如虛设网而实现。单通路30a还优选被编码为"必 须保持"，使得布线程序将不去除单通路30a以便形成另一路径。关闭单通 路30a允许布线程序确定可以用于插入第二^各径50的可以获得的替代线路 70从而形成连接第一元件10至第二元件20的冗余回^各(108)。作为替代， 单通路30a可以简单地以保留的高成本来编码，使得布线程序将试图发现另 一连接两个元件的布线。
参考图2,在工艺108中连接第一元件10至第二元件20的可以获得的 替代线路70 (即新的合法线路)通过布线程序被确定。如果这样的可以获得 的线路70被确定，则布线程序将附加通路52和层内连接器(例如线段)51 插入可以获得的线路70内从而形成第二路径50 ( 113 )。例如，布线程序可 以将附加通路52插入开网格点71内和在位置73,并且将附加线段51插入 开沟槽72以便形成第二路径50 (见图4 )。具体地，附加通路52可以被插 入在位置73和位置71,在位置73，新的线段51与第一或第二配线20相遇， 在位置71，附加的线段51彼此相遇。因此第二路径50包括具有附加通路 52 (例如三个附加通3各52,如图4所示)和附加线^殳51 (例如三个附加线 段51，如图4所示)。
注意，加入冗余可能导致违反了基本规则，比如在最小密封区域上的限 制。由此，当在工艺113插入第二i 各径50时，布线^:据库中的不同布线编 码应当被用于附加通路52和线段51 ( 114)，使得这些附加通路52和线段
在工艺113中插入第二路径50之后，单通路30a^皮开启(118,见图5 )。 因而，第 一元件10和第二元件20通过第 一路径40和第二^各径50被连接， 由此形成冗余路径。对于在工艺104中被确定的各个单通路(例如30c等) 重复该工艺。由通路和所有冗余的层内连接器(例如线段)产生的冗余避免 了在集成电路的层间和层内连接(例如可以由单通路30a内的潜在阻塞或在 线段75内的潜在开路故障所引起的缺陷)的随机缺陷。
可以对插入第二i 各径50的工艺108设置限制。例如，可以对工艺108 设置限制使得不形成任意长的第二路径50。还可以在工艺108上设置限制，因为放置得太接近目标通路30a的附加通路52增加了附加通路52和目标单 通路30a之间的故障相关性，并且因而比如果冗余通路放置得离目标单通路 3 Oa较远时对于布线设计添加了较小的鲁棒性。
例如，限制可以是第二路径50可以仅插入在一定范围内(即距关闭的 单通路30a的预定距离13之内和/或距关闭的单通路30a的第二预定距离14 之外)(nO)。距单通路30a具有较大距离的冗余路径50将减小故障相关性， 但冗余路径50仍应保持得与单通路30a足够近以便避免时序分析问题。这 样的问题可以出现，因为添加的冗余路径的电容性负载可以增加驱动网的栅 极的延迟，并且限制冗余路径的长度将限制负载的增加。相似地，另一限制 可以是第二路径50可以仅插入由第 一路径40使用的金属层之内和之间的区 域(例如Ml和M2 ) ( 109 )。然而，参考图8a,当冗余路径40、 50的目标 单通路30a和附加单通路52的故障几率相关时，冗余的鲁棒性减小，因为 附加层内连接器51 (例如线段)和附加通路52用于将两个第一层元件(例 如两层M1配线)与两个第二层元件(例如两个M2配线)连^l妄。由于在不 同层上的通路故障不相关，因此，使得冗余更为鲁棒，建议将附加通路52 放置于不同于用于目标单通路30a的层对上。例如，参考图8b，如果第二路 径50包含附加的第二方向线段51a和在另一金属配线层M3上的相关的附 加通路52a，冗余的鲁棒性增加。将附加单通路52a放置于不同层M3上打 破了相关性，因而，Ml/M2和M2/M3通路故障不相关。另一对于插入第二 路径50的工艺108的限制可以是必须保持所有预先存在的通路(例如关闭 的单通路30a或任何其它通路(例如30c、 30b、 54等)(即不被消除)(111 )。 对于工艺108的又一限制是进行成本-收益分析，并且如果插入第二路径50 的收益超过与插入第二^^各径50相关的成本才插入第二3各径50 ( 112)。
VLSI设计的开路临界区域是对于导致开路(即切断配线的缺陷)的随 机缺陷的设计敏感性的数学度量。短路临界区域是通过同时接触不同电网格 的两个形状而引起的短路的随机缺陷的设计敏感性的数学度量。临界区域测 量可以用于预测产率。插入冗余路径(即第二路径50)通过减小集成电路内 的开路故障临界区域而减小了随机开路故障的几率，但是也增加了随机短路 的几率，通过增加在接触电路配线内的短路故障连接面积。为了在工艺112 中进行成本-收益分析，估计避免由在单通路内的潜在阻塞所引起的随机缺 陷和减小开路故障临界区域的收益值。参考图4，例如，收益值可以通过首先测量由第二路径50产生的层M2上的冗余4的长度而估计。冗余4的长 度等于第一配线10和/或第二配线20的段75的长度，其被形成冗余。然后， 冗余4的长度可以从开路故障临界区域中减去并且可以施加制造工艺的预定 缺陷密度倍增因子。在产率预测中通过用代表估计的短路和开路缺陷出现的 权重因子乘以每个值，而结合开路的临界区域和短路的临界区域。该权重因 子称为缺陷密度矢量。另外，还可以估计增加的短路故障临界区域的成本值。 通过测量第二路径50的线段51和预先存在的相邻线段53之间的邻4妄长度 估计成本值。该邻接长度被添加到短路故障临界区域并且施加制造工艺的预 定缺陷密度倍增因子。然后，成本的估计值与收益的估计值对比，如果收益 超过成本才插入第二i 各径50。
更具体地，工艺112的成本-收益分析在添加的新线段51的长度和保 留通路作为单通路30a的成本之间进行了折衷。由于建立了第二路径50,所 以该折衷涉及由现存配线和新布线之间短路临界区域增加所引起的随机缺 陷短路的可能性的增加，和因为在已经形成冗余的初始电路的所有部分内的 开路都不再引起电开路的随机缺陷开路的可能性的降低，和因为单通路自身 形成冗余的随机缺陷通路阻塞的可能性的降低。通过使用制造工艺的缺陷密 度可以容易地获得这三个量各自的成本权重。例如，参考图4,所述方法的 成本-收益分析112通过统计在提出新段51的金属层Ml和M2上的单沟道 邻接的长度而估计了短路临界区域的增力口。所述方法通过统计通过新路径50 而形成冗余的第一配线10和第二配线20的部分的长度而估计开路临界区域 的减小。所述方法通过加上估计的附加短路临界区域，减去估计的附加开路 临界区域、并且减去单通路30a的成本，计算添加提出的新路径50的净成 本。如果净成本为负，则本发明则接受新路径50，并且将其添加到布线中。 如果净成本为正，则本发明保留该目标的单通路，并且继续到另一目标单通 路。
另外，在工艺112的成本-收益分析还可以包括对于单通路设置第一预 定成本并且设置产生各附加通路的第二预定成本。然后，通过在引向单通路 的配线上确定可以获得的点并且使用尽可能少的通路产生电i 各并且仅在必 须时重复使用单通路30a,在工艺108确定可以获得的线路70。因而，如果 第二预定成本(各附加通路相加)的和小于保留单通路的第一预定成本才将 第二路径50插入可以获得的替代线路70。再次参考图1,本发明的方法的另一实施例包括与上述相同的工艺，但 是，选择性地，在工艺101,在布线层内连接器(例如配线)和层间连接器
(例如通路)之后，冗余通路54在单通路附近任何可能的位置插入(102, 例如见图2的单通路30b )。冗余通路54可以使用插入冗余通路的现有后-布线方法插入，例如通过使用局部几何方法以将冗余通路54插入可以获得 的相邻于单通路(例如30b)的开放空间。例如，冗余通^各可以;陂全局地插 入，如同在上述引用的美国专利No.6，026，224中所描述的，或通过任何其它 现有方法。 一旦冗余通路54被插入相邻于单通路30b,则确定了任何剩余的 单通孔30a ( 104)。因为其位于拥挤区(即它们不具有相邻于其的足以插入 冗余通路54的开放空间，也不可以通过向旁边移动网格而可以获得这样的 空间)内，剩余的单通路30a是无法被形成冗余的通路。
再次参考图1，本发明的另一实施例还包括与上述实施例相同的工艺， 但是，在工艺113插入第二路径50时，附加冗余通路56被插入可以在相邻 于对应的单附加通路52的第二路径50内任何可能的位置(115，见图6)。 附加冗余通路56可以通过使用现有后-布线方法而插入，例如通过使用局 部几何法以插入冗余通路56至在第二路径50内相邻于单附加通路52的开 放空间。例如，冗余通路可以被全局插入，如上述引用的美国专利No. 6,026,224中所描述的，或通过其它所有现有方法。如果，在插入附加冗余通 路56之后，附加通路52都具有对应的附加通路56，则可以选4奪性地从集成 电路布线设计中永久性地去除单通孔30a ( 116，见图7)。另外，可以在网 格上进行触角去除以便去除第二路径50连接入第一配线10和第二配线20 的点之间的网格的第一配线10或第二配线20的所有冗余的段75 (见图4 )。 如果另一方面，在插入附加冗余通路56之后，至少一附加通路52仍是单的
(即无冗余)，则该单通路30a被开启使得第一配线10和第二配线20之间 的第--路径40和第二路径50冗余(118 )。如果所有的附加通路52形成冗 余，去除单通路30a和冗余段75 (在工艺116)减小了对其添加了第二路径 50的网格上的电容性负载，删除可以简化并且加速网格分析的平行的配线路 径，并且通常减小配线拥挤，耦合，和由于不需要的网格段的去除的临界布 线区域。此外，去除单通路30a和冗余段75的工艺U6还减少了当所有的 通路都被成功地制造时和当一对冗余通路之一是缺陷的并且未能形成连接 时网格的延迟之间的变化。因为对于最大和最小的网格延迟，必须被单独或平行考虑的平行导体的长度从网格的第二路径的长度至相邻冗余通路之间 的间距，这是可以实现的。由于该长度较小，所以阻抗变化并且因而延迟变
化较小。
图2-8示出了本发明的方法，作为其应用于第一层(例如层M1)上的 第一方向上第一元件10 (例如第一配线)，第一元件通过单通路30a连接到 第二层(例如层M2)上的第二元件20 (例如第二配线)。如图所示，单通 路30a包括第一元件10和第二元件20之间的整个第一路径40。相似地，当 两个元件11、 21都沿相同的方向取向时，图9-13a、 b示出了，本发明的 相同方法可以应用于将第一元件11连接至第二元件21。使用现有的布线程 序布线集成电路的布线和通路连接(101，见图9)。选择性地，冗余通路54 可以插入相邻于单通路30b的任何可能的开放空间内(102)。然后，单通路 30a、 30b等被确定(104)。如果插入冗余通路54,则剩下的单通路30a等 一定是那些不可以形成冗余的通路，因为其位于拥挤的区域。参考图9，单 通路30a包括第一元件11和第二元件21之间的第一路径40的部分。第一 路径40,如图所示，还包括层内连接器41 (例如线4爻)和通^各30b和54。 然后，逐个逐次将单独的单通路(例如单通路30a等)作为目标进行处理。 目标单通路30a被临时关闭，如上所述(106,见图10)。关闭单通路30a允 许布线程序确定连接第一配线11至第二配线21的第二路径50的可以获得 的线路70 ( 108 )。第二路径50通过布线程序插入可以获得的线路70 (113, 见图9)。第二路径50包括具有附加(多个)通路52 (例如图11的两个附 加通路)和用于再次在相同方向上连接第一元件11和第二元件21附加层内 连接器51 (例如图10的两个附加线段51)的回路。 一旦在工艺113插入第 二路径50,则单通路30被开启(118，见图12)。因而，第一元件11和第 二元件21通过第一路径40和第二路径50连接(即冗余^各径40和50 )。注 意单冗余布线(即第二路径50)可以用于使两个单通路冗余。例如， 一个 Ml配线11通过两个单通路30e和30f连接到另一Ml配线21(见图13a-b)。 附加通鴻、52e和52f以及两个附加线^殳51形成第二路径50，使得30e和3Of 都冗余。对于在工艺104确定的各单通路重复该工艺，并且相似地施加对于 图2 - 7的上述各种限制和实施例。
尽管在示出了其间建造第二路径50的第一和第二配线(例如图5的第 一和第二元件10、 20或图12的11、 21 )实例均示为单金属层上的单个矩形，的所有导电层上的两组形状或结构。考虑其中配线Wl通过通路V12连接到 配线W2，配线W2通过通路V23连接到配线W3，且配线W3通过通路V34 连接到配线W4的情形。如果对于通路V23发现一冗余路径，则第一配线将 被考虑为Wl、 V12、和W2的集合，并且第二配线应当被考虑为W3、 V34、 和W4的集合。因而由布线器发现的替代路径可以连接W2至W3，但是也 可以连接Wl至W3， Wl至W4,或W2至W4，受到所有的距离限制，如 已经描述过的。第一(或等效地，第二)配线也可以包括在要被连接的电路 内的导电形状，包括多晶硅或扩散，其中要建立冗余路径的通路是金属对多 晶硅或金属对扩散接触。然后布线器通过在不同位置将第二配线(即包括连 接电路的网格的任何形状)连接至电路而产生替代路线。
参考图14- 16，应当注意对电路的布线连接通常被限制为仅在电路内的 预定位置上，通常称为"管脚"(例如，见等效管脚1420a-b)。对于给定的 连接点，可以有多于一个管脚或与单个管脚的多于一个的连接。电路设计可 以提供几个可以被连接到配线1410的等效管脚1420a-b以便制造电路之间的 具体逻辑连接。管脚1420a-b可以是具有特定特征的形状或特定层上的形状 并且可以考虑为本发明的第 一或第二元件。本发明的方法可以用于形成配线 1410和相同的管脚或者等效管脚之间的冗余连接。例如，如果连接第一元件 (例如配线1410)至第二元件(例如管脚M20a)的隔离通路1430净皮确定， 则其可以被关闭。然后布线程序可以确定对于第二元件(例如到等效管脚 1420b,见图15，或到相同的管脚1420a，见图16)替代的布线，并且可以 插入包括附加通路1452和线段1451的冗余路径1450。 一旦配线1410和相 同管脚1420a或者等效管脚1420b之间的冗余路径1450被插入，则可以开 启该隔离通路1430。
参考图17，本发明还提供了能够实施本发明的系统1700。系统1700包 括处理器1702、存储器1704和用户界面1706。处理器1702、存储器1704 和用户界面1706通过传统电连接、无线连接、互耳关网连接等之一来电连4妄。 处理器1702包括布线器1706、分流器1710、确定器1712和控制器1708。 布线器1706适于布线并且将层内连接器(例如线段)和层间连接器(例如 通路)插入集成电路。布线器1706还可以适于允许用户改变赋予各通路、 网格、段等的编码。例如，布线器1706可以适于接收表示单通路为"必须保持"的编码，使得布线器1706不去除单通路以便形成另一路径。确定器
1712适于确定在预先布线的配线路径内的单通路(例如参考图2和9，单通 路30a可以在连接第一配线10和第二配线20的第一路径内被确定)。分流 器1710适于以特定的单通路为目标并且如果需要则关闭和开启目标单通-各。 具体地，分流器1710适于标记目标单通^各30a，使得其不^C布线器1706识 别为第一配线10和第二配线20之间的连接。换而言之，分流器1710欺骗 布线器1706如同单通路30a不可以用于连接第一配线10至第二配线20 — 样进行处理。分流器1710可以适于功能性地关闭单通路30a或将单通路30a 切换至另一网格，例如虛设网格。布线器1706还适于确定当单通路30a 一皮 关闭时是否有可以连接第一配线10和第二配线20的替代线路70,并且如果 可以获得这样的替代线路70，用于将第二路径插入替代线路70。第二路径 50可以包括附加通路52和附加层内连接(例如线段)51。分流器1710还适 于一旦第二路径50被插入集成电if各布线则开启预先关闭的目标单通路30a, 使得第 一路径40和第二路径50提供第一配线10和第二配线20之间的冗余 路径。控制器1708通过限制可以使用的第二路径50而控制布线器1706。例 如，控制器1708可以适于限制第二路径50为在层间或层内(例如由第一路 径40使用的金属层Ml 、 M2之间)和距单通路30a不大于预定距离13的区 域。控制器1708还可以限制布线器1706消除存在的通路(例如30c、 30b 等)以便形成第二路径50。另外，控制器1708还可以适于进行成本-收益 分析，并且如果插入第二路径50的收益超过插入第二路径50的成本才插入 第二路径50。存储器1704包括布线示意数据库1714，该数据库1714包括 代表预先布线的集成电路示意图并且被布线器1706接收的数据。存储器 1704还包括成本-收益值数据库1720，其包括临界区域数据、缺陷密度矢 量数据、系统产率散落数据等，当进行所述成本-收益分析时可以被所述控 制器1708存取。用户界面1706包括终端1716和键盘或其它用户界面装置 1718并且适于监^L和/或控制处理器1702。
因而，本发明提供了在布线超大规模集成电路(VLSI)设计中增加冗余 的方法以便提高电路的产率和可靠性以及实施所述方法的系统。使用本发明 尽管仍可能出现缺陷，但是添加冗余降低了这样的制造缺陷在集成电路内引 起故障的几率。本发明提供了将冗余路径插入集成电路的方法。具体地，本 发明提供了在连接两个元件(例如配线、器件等)的第一路径内确定单通路并以其为目标的方法，确定是否有连接两个元件的替代路径(除了与单通路 相邻的冗余通路之外)，并且将第二路径插入可以获得的替代路径。第一和 第二路径的结合提供了比仅插入冗余通路更大的冗余。更重要地，当拥一齐使 冗余通路完全不可以插入到单通路邻近时，这样的冗余路径提供了冗余。如 果全部用于形成第二路径的附加通路都可以被形成冗余，所述方法的实施例 还包括去除单通路和任何的冗余线段。尽管就根据实施例而言描述了本发
明可以进行以各种变更来实现。
权利要求
1.一种减少对于制造缺陷的设计敏感性并且增加在集成电路连接中可靠性的自动方法，所述方法包括关闭连接第一元件和第二元件的第一路径中的单通路；确定所述第一元件和所述第二元件之间可以获得的替代线路；将至少具有附加通路和附加层内连接器的第二路径插入所述可获得的替代线路；并且开启所述单通路从而形成所述第一元件和所述第二元件之间的冗余路径。
2. 根据权利要求1的方法，还包括如果所述可获得的替代线路在所述 第一路径所使用的金属层内或金属层之间，才插入所述第二路径，。
3. 根据权利要求1的方法，还包括如果所述可获得的替代线路位于距 所述单通路的预定距离之内和距所述单通路的第二预定距离之外的至少之 一，才插入所述第二路径。
4. 根据权利要求1的方法，还包括如果保持预先存在的通路，才插入 所述第二路径。
5. 根据权利要求1的方法，其中所述第二路径的所述插入包括在线路 同的布线编码。
6. 根据权利要求1的方法，还包括在所述第二路径的插入之前，进行 成本-收益分析，从而确定所述第二路径的插入收益是否超过所述第二路径 的插入成本；并且如果所述收益超过所述成本才插入所述第二路径。
7. 根据权利要求6的方法，其中所述成本-收益分析的进行包括估计避免由在所述单通路内潜在故障引起的随机故障和减小开路故障 临界区域的收益值；估计增加短路故障路径面积的成本值；并且 对比所述成本值和所述收益值。
8. 根据权利要求7的方法，其中所述收益值的估计包括 估计所述开电路故障临界区域； 确定减小所述开路故障临界区域的值；通过测量由所述第二路径产生的冗余的长度； 从所述开路故障临界区域减去所述冗余的长度；并且 施加预定的缺陷密度倍增因数；通过用预定的缺陷密度倍增因子乘所述单通路的所述开路故障临界区 域而确定所述避免所述随机缺陷的值；并且将减小所述开电路故障临界区域的值与避免所述随机缺陷的值相加。
9. 根据权利要求7的方法，其中所述成本值的估计包括测量所述第二路径的线段和预先存在的线段之间邻接的长度； 将所述邻接长度加入所述短路故障临界区域；并且 施加预定缺陷密度倍增因子。
10. 根据权利要求l的方法，其中各所述第一和第二元件包括管脚、配 线和器件的至少之一。
11. 根据权利要求l的方法，还包括在插入所述第二路径之后，在所述第二路径内在可获得的位置上插入对 应于所述附加通^"的附加冗余通^各；并且如果，在插入所述附加冗余通路之后，在所述第二3各径内的各附加通路 都具有对应的附加的冗余通路，则从所述集成电路布线设计中永久地去除所 述单通路而不是开启所述单通路。
12. —种减少对于制造缺陷的设计敏感性并且增加集成电路连接可靠性 的自动方法，所述方法包括在所述集成电路布线内可以获得的位置上插入冗余通路； 在插入所述冗余通路之后，关闭连接第一元件至第二元件的单通路； 确定所述第 一元件和所述第二元件之间可以获得的替代线路； 将具有至少 一附加通路和附加层内连接器的第二路径插入所述可以获 得的替代线路；并且开启所述单通路使得在所述第一元件和所述第二元件之间产生冗余路径。
13. 根据权利要求12的方法，还包括如果所述可以获得的替代线路在 所述第 一路径所使用的金属层内和金属层之间，才插入所述第二路径。
14. 根据权利要求12的方法，还包括如果所述可以获得的替代线路位少之一，才插入所述第二路径。
15. 根据权利要求12的方法，还包括如果保持先前存在的通路，才插 入所述第二^各径。
16. 根据权利要求12的方法，其中插入所述第二路径包括在布线数据库内使用与在所述第 一路径的所述布线数据库中所使用的布线编码不同的布线编码。
17. 根据权利要求12的方法，还包括在插入所述第二路径之前，进行 成本-收益分析从而确定所述第二路径的插入收益是否大于所述第二路径的 插入成本；并且如果所述收益大于所述成本，才插入所述第二路径。
18. 根据权利要求17的方法，其中所述进行所述成本-收益分析包括 估计避免由在所述单通路内的潜在故障所引起的随机缺陷和减小开路故障临界区域的收益值；估计增加短路故障临界区域的成本值；并且 对比所述成本值和所述收益值。
19. 根据权利要求18的方法，其中所述收益值的估计包括 估计所述开路故障临界区域； 确定减小所述开路故障临界值的值；通过测量由所述第二路径产生的冗余的长度； 从所述开电路故障临界区域减去所述冗余的长度；并且 施加预定的缺陷密度倍增因数；通过用预定的缺陷密度倍增因子乘所述单通路的所述开路故障临界区 域而确定避免所述随机缺陷的值；并且将减小所述开路故障临界区域的值与避免所述随机缺陷的值相加。
20. 根据权利要求18的方法，其中所述成本值的估计包括 测量所述第二路径的线段和预先存在的线段之间的邻接长度； 将所述邻接长度加入所述短路故障临界区域；并且 施加预定缺陷密度倍增因子。
21. 根据权利要求12的方法，其中各所述第一和第二元件包括管脚、 配线、和器件之一。
22. 根据权利要求12的方法，还包括在插入所述第二路径之后，在所述第二路径内可以获得的位置插入对应于所述附加通路的附加冗余通路；并且如果在插入所述附加冗余通路之后，在所述第二路径内的各所述附加通 路都具有对应的附加冗余通路，则从所述集成电路布线设计中永久性地去除 所述单通路而不是开启所述单通路。
23. —种减少对于制造缺陷的设计敏感性并且增加集成电路连接可靠性 的自动方法，所述方法包括设置在连接第 一元件和第二元件的第 一路径内保持单通路的第 一预定 成本；设置对于所述第一和第二元件之间的替代线路产生各附加通路的第二 预定成本；确定在所述第一元件和第二元件之间可以获得的替代线路；并且 如果所述第二预定成本小于所述第一成本时，才将第二路径插入所述可 以获得的替代线路。
24. 根据权利要求23的方法，还包括如果所述可以获得的替代线路在 由所述第一路径所使用的金属层内和所述金属层之间，才插入所述第二路 径。
25. 根据权利要求23的方法，还包括如果所述可以获得的替代线路位 于距所述单通路的预定距离之内并且距所述单通路的第二预定距离之外，才 插入所述第二路径。
26. 根据权利要求23的方法，其中插入所述第二路径包括在布线数据 库中使用与在所述第 一路径的布线数据库中所使用的布线编码不同的布线 编码。
27. 根据权利要求23的方法，其中所述第一和第二元件包括管脚、配 线和器件的至少之一。
28. —种可用机器读取的程序存储装置，通过所述机器确实地实现可执 行的指令的程序从而进行减小对于制造缺陷的设计敏感性并且增加集成电 路连接的可靠性的方法，所述方法包括关闭连接第 一元件至第二元件的单通路； 确定所述第 一元件和第二元件之间的可以获得的线路； 将具有至少 一 附加通路和附加层内连接器的第二^^径插入所述可以获 得的替代线路；并且开启所述单通路从而形成所述第一元件和所述第二元件之间的冗余路径。
29. 根据权利要求28的程序存储装置，其中所述方法还包括如果所述 替代线路在所述第一路径所使用的金属层内和所述金属层之间才插入所述第二路径。
30. 根据权利要求28的程序存储装置，其中所述方法还包括如果所述 可以获得的替代线路位于距所述单通路的预定距离之内才插入所述第二路径。
31. 根据权利要求28的程序存储装置，其中所述方法还包括如果保持 预先存在的通路才插入所述第二路径。
32. 根据权利要求28的程序存储装置，其中插入所述第二路径包括在 布线数据库内使用与所述第 一路径的所述布线数据库内所使用的布线编码 不同的布线编码。
33. 根据权利要求28的程序存储装置，其中所述方法还包括在插入所 述第二路径之前，进行成本-收益分析从而确定所述第二路径的插入收益是 否超过所述第二路径的插入成本，并且如果所述收益超过所述成本才插入所述第二^各径。
34. 根据权利要求33的程序存储装置，其中所述进行所述成本-收益分 析包括故障临界区域的收益值；估计增加短路故障临界区域的成本值；并且 对比所述成本值和所述收益值。
35. 根据权利要求34的程序存储装置，其中所述收益值的估计包括 估计所述开路故障临界区域； 确定减小所述开路故障临界区域的值，通过测量由所述第二路径产生的冗余的长度； 从所述开路故障临界区域减去所述冗余的所述长度；并且 施加预定的缺陷密度倍增因子；通过用预定缺陷密度倍增因子乘所述单通路的所述开路故障临界区域 而确定避免所述随机缺陷的值；并且将减小所述开路故障临界区域的值与避免所述随机缺陷的值相加。
36. 根据权利要求34的程序存储装置，其中估计所述成本值包括 测量所述第二路径的线段和预先存在的线段之间的邻接长度，。将所述邻接长度加入所述短路故障临界区域；并且 施加预定的缺陷密度倍增因子。
37. —种减小对于制造缺陷的设计敏感性并且增加集成电路连接中的可 靠性的系统，所述系统包括确定在连接第 一元件和第二元件的第 一路径内的单通路的确定器，其中 所述单通路包括用于形成层间连接的单通路；确定所述第一元件和所述第二元件之间的可以获得的替代线路并且用 于将至少一附加通路和附加层内连接器插入所述可以获得的线路从而形成 所述第二路径的布线器；和适于关闭所述单通路使得所迷布线器可以确定所述替代线路并且在插 入所述第二路径之后开启所述单通路使得所述第 一路径和所述第二路径提 供所述第 一元件和第二元件之间的冗余路径的分流器。
38. 根据权利要求37的系统，其中所述系统还包括通过将所述第二路 径限制在预定限值之内而控制所述布线器的控制器。
39. 根据权利要求37的系统，其中所述控制器适于将所述第二路径限 制在由所述第 一路径使用的金属层内或金属层之间、距所述单通路的预定距 离之内，和预先存在的通路之外的至少之一。
40. 根据权利要求37的系统，其中所述控制器适于进行插入所述第二 路径的成本-收益分析并且如果所述第二路径的收益超过所述第二路径的 成本才插入所述第二^各径。
全文摘要
公开了一种将冗余路径(40、50)插入集成电路的方法和系统。具体地，本发明提供了一种确定在连接两个元件的第一路径(40)内的单通路(30)，确定是否可以获得连接两个元件(10，20)的替代布线(除了冗余通路(54)以外)，并且将第二路径(50)插入所述可以获得的替代布线(70)的方法。第一(40)和第二(50)路径的结合提供了比仅插入冗余通路(54)更大的冗余。更重要的是，当拥挤使得冗余通路(54)不可以相邻于单通路(30)插入时，这样的冗余路径(50)提供了冗余。本方法的实施例还包括如果可以使用于形成第二通路的所有附加通路(52)都可以形成冗余，去除所述单通路(30)和所有冗余线段(51)。
文档编号G06F17/50GK101288079SQ200680016803
公开日2008年10月15日 申请日期2006年5月18日 优先权日2005年5月18日
发明者于尔根·凯尔, 戴维·J·哈撒韦, 约翰·M·科恩, 贾森·D·希伯勒, 马库斯·T·比勒 申请人:国际商业机器公司