专利名称：一种时钟切换电路的制作方法
技术领域：
本发明涉及时钟频率的自动控制技术领域，特别的涉及一种防止时钟 切换时总时钟输出产生毛刺的可选切换电路结构。
背景技术：
目前大多数数字集成电路需要采用时钟信号来协调它们的工作，为了 电路应用的灵活性和低功耗，在通常情况下系统电路设计中时钟信号可以 来自两个不同的时钟源，比如一个时钟源由外部供给，而另一个时钟源由 芯片内部产生。
而在某些系统应用中，只需要使用一个时钟，比如某些应用中已经有 外部产生的时钟可以使用，这时再产生一个芯片内部时钟就会增加能量消 耗；而另一些应用中没有外部时钟可以使用，必须使用芯片内部时钟。
在一些低功耗的应用中，系统会用到两个时钟源，比如当系统由正常 工作模式进入低功耗模式(如进入休眠模式)时，电路的工作时钟由较快 的时钟源切换成较慢的时钟源，当系统由低功耗模式进入正常工作模式(如 从休眠模式唤醒)时，电路的工作时钟由较慢的时钟源切换成较快的时钟 源。
现有技术一般选用简单的二选一 MUX电路，如图1所示，应用在一 般对时钟系统不严格的电路中，由于输入时钟频率和相位的不同，以及切 换信号与时钟的不同步，在切换过程中很容易造成时钟输出毛刺，如图2 所示，switch信号的跳变，可能导致输出信号elk—out形成毛刺，这样的 Clk_out可能会导致系统应用错误。
而某些改进的二选一 MUX电路虽然解决了以上所述电路容易出现毛 刺的问题，但是在设计电路应用中，必须要求输入的两个时钟源仍然同时 存在，这种设计只能适应可提供双时钟源的芯片，对于只需单时钟源的芯 片则不能适用。
发明内容
本发明根据现有技术中存在的问题，提供一种防止时钟切换时总时钟 输出产生毛刺、且可选启动的时钟切换电路，该电路包括第一数据选择 器、第二数据选择器、第一同步电路、第二同步电路、第一门控电路和第 二门控电路；
两路时钟输入信号CLK0、 CLK1均分别输入至第一数据选择器、第二 数据选择器，所述两个数据选择器均设置有控制端CLK一SEL;
第一同步电路、第二同步电路的输出信号和外部输入的时钟切换信号 依次分别输入至第一门控电路的第一至三输入端；所述第一门控电路的两 路输出信号分别输入第一同步电路的第一输入端和第二同步电路的第一输 入端，其中第一同步电路的第二输入端与第一数据选择器的输出端连接， 第二同步电路的第二输入端与第二数据选择器的输出端连接；
所述第二门控电路的第一至四输入端依次分别与第一数据选择器、第 一同步电路、第二同步电路和第二数据选择器的输出端相连，第二门控电 路的输出端输出时钟信号。
所述第一门控电路包括非门、第一或非门和第二或非门，第一门控电 路的第三输入端信号经非门后与第一输入端信号输入至第一或非门，后经 第一输出端输出，第二输入端信号与第三输入端信号输入至第二或非门后 经第二输出端输出。
所述第二门控电路包括或门、第一与门和第二与门，第二门控电路的 第一与第二输入端的输入信号在第一与门相与，第三与第四输入端的输入
信号在第二与门相与，第一与门与第二与门的输出信号输入至或门相或后 输出。
所述第一同步电路包括第一D触发器和第二D触发器，第一D触发 器与第二 D触发器串联，第一同步电路的第一输入端信号分别输入至两个 D触发器的时钟输入端，第二输入端信号输入至第一 D触发器的数据输入 端D，输出信号由第二D触发器的输出端Q输出。
所述第二同步电路包括第三D触发器和第四D触发器，第三D触发 器与第四D触发器串联，第二同步电路的第一输入端信号分别输入至两个 D触发器的时钟输入端，第二输入端信号输入至第三D触发器的数据输入 端D，输出信号由第四D触发器的输出端Q输出。所述第一 D触发器和第二 D触发器为下降沿触发。 所述第三D触发器和第四D触发器为下降沿触发。 本发明所述时钟切换电路可以有效的防止时钟信号切换过程中产生毛 剌的问题；
本发明所述时钟切换电路的时钟信号切换选择结构能够保证时钟信 号切换的及时性和可靠性；并且所述电路结构不仅适用于双路有效时钟源 信号的切换情况，还适用于单路有效时钟源信号切换的情况，其可选性增 强了所述电路结构的灵活性。
图1是现有技术中二选一时钟选择切换电路示意图2是现有技术中二选一时钟选择切换过程中电路信号波形图3是本发明所述一种时钟切换电路结构图4是本发明所述一种时钟切换电路电路图5是本发明双路有效时钟源信号切换过程电路信号波形图6是本发明单路有效时钟源信号切换过程电路信号波形图。
具体实施例方式
下面结合
对本发明的具体实施方式
进行详细描述。
本发明所述时钟切换电路的结构如图3所示，该电路包括第一数据 选择器301、第二数据选择器302、第一同步电路303、第二同步电路304、 第一门控电路305和第二门控电路306;
两路时钟输入信号CLKO、 CLK1均分别输入至第一数据选择器301 和第二数据选择器302，通过对所述两个数据选择器设置控制端 CLK—SEL[1: O]可以保证由两个数据选择器输出的信号CLKO—PRE、 CLK1一PRE为有效的时钟信号。
第一同步电路303输出的同步使能信号CLKO一EN、第二同步电路304 输出的同步使能信号CLK1一EN和外部输入的时钟切换信号SWITCH分别 输入至第一门控电路305的三个输入端；第一门控电路305的一输出信号 ENO—PRE在第一数据选择器301输出的时钟信号CLKO—PRE的下降沿同 步触发下，经过第一同步电路303输出同步使能信号CLKO—EN，第一门 控电路305的另一输出信号EN1 PRE在第二数据选择器302输出的时钟信号CLK1—PRE的下降沿同步触发下，经过第二同步电路304输出同步使 能信号CLK1_EN。第一数据选择器301输出的时钟信号CLKO—PRE,第 一同步电路303输出的同步使能信号CLKO_EN，第二数据选择器302输 出的时钟信号CLK1一PRE和第二同步电路304输出的同步使能信号 CLK1—EN分别输入第二门控电路306的四个输入端。
其中当两路时钟输入信号CLK0、CLK1都为有效信号时，CLK一SEL[1: O]设为01或10,则信号CLKO—PRE和信号CLK1—PRE为不同的有效时钟 信号；当两路时钟输入信号CLKO、 CLK1中只有一路时钟输入信号为有效 信号时，CLK一SEL[l: O]设为00或11 ，则信号CLKO一PRE和信号CLK1—PRE 为相同的有效时钟信号。
如图4所示，第一门控电路305包括一个非门和两个或非门，外部输 入的时钟切换信号SWITCH经非门111输入至第一或非门109的一个输入 端，第一同步电路303的输出同步使能信号CLKO—EN输入至所述第一或 非门109的另一个输入端，所述第一或非门109输出信号为EN1一PRE，所 述信号EN1一PRE为第二同步电路304的其中一个输入信号；时钟切换信 号SWITCH和第二同步电路304输出的同步使能信号CLK1—EN分别输入 至第二或非门110的两个输入端，所述第二或非门110输出信号为 ENO—PRE,所述信号ENO_PRE为第一同步电路303的其中一个输入信号。
第一同步电路303、第二同步电路304均由两个下降沿触发的D触发 器构成，第一数据选择器301输出的时钟信号CLKO一PRE分别输入至第一 同步电路303的两个D触发器的时钟输入端CLK，当在时钟信号 CLKO—PRE的下降沿时将输入第一D触发器103输入端D的信号ENO一PRE 数据锁存至其输出端Q并输出，第一 D触发器103的数据输出端Q连接 第二 D触发器104的数据输入端D，由第二触发器104的输出端Q输出同 步使能信号CLKO_EN;第二数据选择器302输出的时钟信号CLK1—PRE 分别输入至第二同步电路304的两个D触发器的时钟输入端CLK，当在时 钟信号CLK1一PRE的下降沿时将输入第三D触发器105输入端D的信号 EN1—PRE数据锁存至其输出端Q并输出，第三D触发器105的数据输出 端Q连接第四D触发器106的数据输入端D，由第四触发器106的输出端 Q输出同步使能信号CLK1_EN。
第二门控电路306包括一个或门和两个与门，第一数据选择器301输 出的时钟信号CLKO PRE和第一同步电路303输出的同步使能信号CLKO—EN分别输入至第一与门107的两个输入端，第二数据选择器302 输出的时钟信号CLK1一PRE和第二同步电路304输出的同步使能信号 CLK1一EN分别输入至第二与门108的两个输入端，第一与门107和第二 与门108分别输出的信号CLKO—OUT和信号CLKl一OUT，所述信号 CLK0一OUT和信号CLKl一OUT分别输入或门112的两个输入端相或，或 门112输出端输出的即为无毛刺的输出时钟信号CLK一OUT。
当外部输入的时钟切换信号SWITCH变化时，同步使能信号 CLK0_EN和同步使能信号CLK1_EN不会马上跳变，因为如果信号 CLK1_EN马上跳变很容易造成输出时钟信号CLK—OUT的不完整或者引 起在远小于时钟二分之一周期处产生毛刺。
图5所示为当有两个不同的时钟源时，时钟信号互相切换过程中各信 号的时序示意图，其中信号CLKO和CLK1为两路不相同的时钟输入信号， 此时CLK—SEL设为01或10,以保证CLK0一PRE和CLK1一PRE为不同的 时钟信号。
时钟切换信号SWITCH初始为0，输出时钟信号表示为CLKO,在TO 时刻，时钟切换信号SWITCH由0跳变到1，由于信号ENO一PRE是由时 钟切换信号SWITCH与同步使能信号CLK1_EN或非得到，所以此时信号 EN0一PRE由1跳变成0。
Tl时刻，即信号EN0一PRE由1跳变到0后，信号CLK0一PRE的第二 个下降沿，电路触发产生同步使能信号CLKO—EN由1跳变到0，由于 EN1_PRE是由时钟切换信号SWITCH取反后与同步使能信号CXKO—EN 或非得到，所以信号ENLPRE在T1时刻由O跳变到1。
T2时亥lj，即信号EN1_PRE由0跳变到1后，信号CLK1—PRE的第二 个下降沿，电路出发产生同步使能信号CLK1一EN由0跳变到1 。
时钟输出信号CLK0一OUT是由信号CLK0一PRE和信号CLKO一EN相 与产生，时钟输出信号CLKl一OUT是由信号CLK1一PRE和同步使能信号 CLK1_EN相与产生，两路时钟输出信号CLK0一OUT和CLKl一OUT相或 产生最终输出的时钟信号CLK^OUT。由图5可看到，从T1时刻到T2时 亥ij，同步使能信号CLK0一EN和同步使能信号CLK1_EN同时为0，使得最 终输出的时钟信号在从CLK0切换到CLK1的过程中，有一段平滑的低电 平过渡区域；而同步使能信号CLKO—EN和CLK1一EN保证了时钟输出信 号CLKO 0UT和CLK1 OUT周期的完整性，在这里采用下降沿同步信号，是为了避免在Tl时刻同步使能信号CLK0一EN的下跳沿与CLKO_PRE的 上跳沿直接相与产生新的毛刺。
同理，在T3时刻，时钟切换信号SWITCH由1跳变到0时，由于信 号EN1一PRE是由时钟切换信号SWITCH取反后与同步使能信号CLKO一EN 或非得到，所以信号EN1一PRE由1跳变到0。
T4时刻，即信号EN1_PRE由1跳变到0后，信号CLKl—PRE从T3 到T4的第二个下降沿，电路触发产生同步使能信号CLK1一EN由1跳变到 0;由于信号ENO一PRE是由时钟切换信号SWITCH与同步使能信号 CLK1_EN或非得到，所以信号ENO_PRE在T4时刻由0跳变到1 。
T5时刻，即信号ENO一PRE由0跳变到1后，信号CLKO一PRE从T4 开始的第二个下降沿，电路触发产生同步使能信号CLKO—EN由0跳变到 1;从T4时刻到T5时亥U，同步使能信号CLKO一EN和CLK1一EN同对为0， 使得最终输出的时钟信号在从信号CLK1切换到信号CLKO的过程中，有 一段平滑的低电平过渡区域。
图6是在只有一个时钟源有效时，时钟信号相互切换过程中各信号的 时序图，信号CLKO为无效的时钟输入信号，始终为0，信号CLK1为有 效的时钟输入信号，此时CLK_SEL设为1K在信号CLKO有效，信号CLK1 无效时则CLK—SEL设为00)，以保证信号CLKO一PRE和信号CLK1_PRE 都为有效的时钟信号且都与信号CLK1一致。在这种情况下，具体的时钟 切换过程和双路有效时钟源的信号切换变化相类似，且无论时钟切换信号 SWITCH是0或1，输出时钟信号都是信号CLK1，只是在时钟切换信号 SWITCH变化时会有2个时钟周期的低电平。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说 明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术 领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若 干简单推演或替换，都应当视为属于本发明的保护范围。
权利要求
1、一种时钟切换电路，其特征在于，该电路包括第一数据选择器(301)、第二数据选择器(302)、第一同步电路(303)、第二同步电路(304)、第一门控电路(305)和第二门控电路(306)；两路时钟输入信号CLK0、CLK1均分别输入至第一数据选择器(301)、第二数据选择器(302)，所述两个数据选择器均分别设置有控制端；第一同步电路(303)、第二同步电路(304)的输出信号和外部输入的时钟切换信号依次分别输入至第一门控电路(305)的第一至三输入端；所述第一门控电路(305)的两路输出信号分别输入至第一同步电路(303)的第一输入端和第二同步电路(304)的第一输入端，其中第一同步电路(303)的第二输入端与第一数据选择器(301)的输出端连接，第二同步电路(304)的第二输入端与第二数据选择器(302)的输出端连接；所述第二门控电路(306)的第一至四输入端依次分别与第一数据选择器(301)、第一同步电路(303)、第二同步电路(304)和第二数据选择器(302)的输出端相连，第二门控电路(306)的输出端输出时钟信号。
2、 如权利要求1所述一种时钟切换电路，其特征在于，所述第一门控 电路(305)包括非门(111)、第一或非门(109)和第二或非门(110)，第一门控电路(305)的第三输入端信号经非门(111)后与第一输入 端信号输入至第一或非门(109)，后经第一输出端输出，第二输入端信号 与第三输入端信号输入至第二或非门(110)后经第二输出端输出。
3、 如权利要求1所述一种时钟切换电路，其特征在于，所述第二门控 电路(306)包括或门(112)、第一与门(107)和第二与门(108)，第二门控电路(306)的第一与第二输入端的输入信号在第一与门(107) 相与，第三与第四输入端的输入信号在第二与门(108)相与，第一与门(107) 与第二与门(108)的输出信号输入至或门(112)相或后输出。
4、 如权利要求l-3任一所述一种时钟切换电路，其特征在于，所述第 一同步电路(303)包括第一D触发器(103)和第二D触发器(104)，第一 D触发器(103)与第二 D触发器(104)串联，第一同步电路(303) 的第一输入端信号分别输入至两个D触发器的时钟输入端，第二输入端信 号输入至第一D触发器(103)的数据输入端D，输出信号由第二D触发器(104)的输出端Q输出。
5、 如权利要求l-3任一所述一种时钟切换电路，其特征在于，所述第 二同步电路(304)包括第三D触发器(105)和第四D触发器(106)，第三D触发器(105)与第四D触发器(106)串联，第二同步电路(304) 的第一输入端信号分别输入至两个D触发器的时钟输入端，第二输入端信 号输入至第三D触发器(105)的数据输入端D，输出信号由第四D触发 器(106)的输出端Q输出。
6、 如权利要求4所述一种时钟切换电路，其特征在于，所述第一 D 触发器(103)和第二D触发器(104)为下降沿触发。
7、 如权利要求5所述一种时钟切换电路，其特征在于，所述第三D 触发器(105)和第四D触发器(106)为下降沿触发。
全文摘要
本发明公告了一种时钟切换电路，包括第一、第二数据选择器，第一、第二同步电路和第一、第二门控电路；两路时钟输入信号均分别输入至第一、第二数据选择器，第一、第二同步电路的输出信号和外部输入的时钟切换信号分别输入至第一门控电路的三个输入端；所述第一门控电路的两路输出信号分别输入第一、第二同步电路，其中第一同步电路输入端与第一数据选择器的输出端连接，第二同步电路的输入端与第二数据选择器的输出端连接；第二门控电路的四个输入端分别与第一、第二数据选择器及第一、第二同步电路的输出端相连，第二门控电路的输出端输出时钟信号。所述电路结构能够保证时钟信号切换时无毛刺产生，且具有单、双时钟信号可切换功能。
文档编号G06F1/08GK101592975SQ20081006753
公开日2009年12月2日 申请日期2008年5月30日 优先权日2008年5月30日
发明者周显文, 常军锋, 岭 石, 涛 郑, 毅 韦 申请人:深圳艾科创新微电子有限公司