非易失性存储器件及其操作方法与流程

对相关申请的交叉引用

本申请根据要求于2016年10月28日向韩国知识产权局提交的第10-2016-0142045号韩国专利申请的优先权，其公开内容通过引用整体并入本文。

本公开的发明构思的示例性实施例涉及半导体存储设备，更具体地，涉及包括多个输入/输出单元的非易失性存储器件及其操作方法。

背景技术：

半导体存储设备可以被分类为易失性半导体存储器件或非易失性半导体存储器件。

易失性半导体存储器件具有快速的读写速度，但是在没有电力的情况下丢失存储的数据。非易失性半导体存储器件即使未被供电也保持存储的数据。非易失性半导体存储器件的示例包括掩模只读存储器(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)等。

技术实现要素：

根据本发明构思的示例性实施例，一种非易失性存储器件包括：存储单元阵列，其包括第一平面、第二平面、第三平面和第四平面；页缓冲电路，其包括第一页缓冲单元、第二页缓冲单元、第三页缓冲单元和第四页缓冲单元，其中，第一平面、第二平面、第三平面和第四平面分别连接到第一页缓冲单元、第二页缓冲单元、第三页缓冲单元和第四页缓冲单元；输入/输出电路，其包括与第一页缓冲单元、第二页缓冲单元、第三页缓冲单元和第四页缓冲单元连接的第一输入/输出单元和与第二页缓冲单元和第四页缓冲单元连接的第二输入/输出单元；以及控制逻辑，控制输入/输出电路在第一读取模式下通过第一输入/输出单元输出来自第一页缓冲单元、第二页缓冲单元、第三页缓冲单元和第四页缓冲单元中的一个的第一数据；以及在第二读取模式下通过第一输入/输出单元输出来自第一页缓冲单元和第三页缓冲单元中的一个的第二数据，并且通过第二输入/输出单元输出来自第二页缓冲单元和第四页缓冲单元中的一个的第三数据。

根据本发明构思的示例性实施例，一种包括第一平面、第二平面、第三平面和第四平面的非易失性存储器件的操作方法，所述方法包括：接收第一数据；将第一数据划分为第一部分数据和第二部分数据，以及将第一部分数据存储在第一平面中并且将第二部分数据存储在第二平面中；接收第二数据；将第二数据划分为第三部分数据和第四部分数据，以及将第三部分数据存储在第三平面中并且将第四部分数据存储在第四平面中；在第一读取模式下通过第一输入/输出单元输出第一部分数据、第二部分数据、第三部分数据和第四部分数据中的一个；以及在第二读取模式下通过第一输入/输出单元和第二输入/输出单元输出第一部分数据、第二部分数据、第三部分数据和第四部分数据中的两个。

根据本发明构思的示例性实施例，一种非易失性存储器件包括：存储单元阵列，其包括多个平面；页缓冲电路，其包括多个页缓冲单元，其中，每个页缓冲单元连接到平面中的不同平面；输入/输出电路，其包括与页缓冲单元中的每个连接的第一输入/输出单元和仅与页缓冲单元中的一些连接的第二输入/输出单元；以及控制逻辑，控制输入/输出电路在第一读取模式下通过第一输入/输出单元输出来自页缓冲单元中的一个的第一数据，以及在第二读取模式下通过第一输入/输出单元输出来自页缓冲单元中的第一页缓冲单元的第二数据并且通过第二输入/输出单元输出来自页缓冲单元中的第二页缓冲单元的第三数据。

附图说明

图1是示出根据本发明构思的示例性实施例的非易失性存储器件的框图。

图2是示出根据本发明构思的示例性实施例的平面与输入/输出单元之间的连接关系的图。

图3是示出根据本发明构思的示例性实施例的图2的连接关系中的第一读取模式的数据输入/输出的图。

图4是示出根据本发明构思的示例性实施例的图3的第一读取模式下的数据输入/输出的图。

图5是示出根据本发明构思的示例性实施例的图2的连接关系中的第二读取模式的数据输入/输出的图。

图6是示出根据本发明构思的示例性实施例的图5的第二读取模式下的数据输入/输出的图。

图7是示出根据本发明构思的示例性实施例的基于未对准映射的输入和输出数据的方法的图。

图8是示出根据本发明构思的示例性实施例的图7的第二读取模式下基于未对准映射的输入和输出数据的方法的图。

图9是示出根据本发明构思的示例性实施例的非易失性存储器件的操作方法的流程图。

图10是根据本发明构思的示例性实施例的非易失性存储器件的框图。

图11是示出根据本发明构思的示例性实施例的图10的平面与输入/输出单元之间的连接关系的图。

图12是示出根据本发明构思的示例性实施例的图11的连接关系中的第一读取模式的数据输入/输出的图。

图13是示出根据本发明构思的示例性实施例的图11的连接关系中的第二读取模式的数据输入/输出的图。

图14是示出根据本发明构思的示例性实施例的图13的第二读取模式下的数据输入/输出的图。

图15是示出根据本发明构思的示例性实施例的基于未对准映射的输入和输出数据的方法的图。

图16是示出根据本发明构思的示例性实施例的图15的第二读取模式下基于未对准映射的输入和输出数据的方法的图。

图17是示出根据本发明构思的示例性实施例的基于未对准映射的输入和输出数据的方法的图。

图18是示出根据本发明构思的示例性实施例的图17的基于未对准映射的数据输入/输出的图。

图19是示出根据本发明构思的示例性实施例的存储器系统的框图。

具体实施方式

下面将参考附图详细描述本发明构思的示例性实施例。在附图中，相同的附图标记可以表示相同的部分。

图1是示出根据本发明构思的示例性实施例的非易失性存储器件的框图。参考图1，非易失性存储器件100可以包括存储单元阵列110、地址译码器120、页缓冲电路130、输入/输出电路140和控制逻辑150。

存储单元阵列110可以连接到地址译码器120和页缓冲电路130。例如，存储单元阵列110可以通过串选择线ssl、字线wl和接地选择线gsl连接到地址译码器120。此外，存储单元阵列110可以通过位线bl(例如，bl1至bl4)连接到页缓冲电路130。

存储单元阵列110可以包括多个存储块。每个存储块的存储单元可以具有二维(2d)结构。此外，每个存储块的存储单元可以具有三维(3d)结构，在三维结构中，例如，存储单元在垂直于基底的方向上堆叠。每个存储块可以包括多个存储单元和多个选择晶体管。存储单元可以连接到字线wl，并且选择晶体管可以连接到串选择线ssl或接地选择线gsl。每个存储块的存储单元可以存储一个或多个位。

在本发明构思的示例性实施例中，存储单元阵列110可以用3d存储阵列来实现。3d存储阵列可以在具有布置在硅基底上的有源区域和与存储单元的操作相关联的电路的存储单元阵列的一个或多个物理级(level)中单片地(monolithically)形成。与存储单元的操作相关的电路可以位于基底中或基底上。术语“单片”可以意味着阵列的每个级的层直接地沉积在阵列的每个在下级(underlyinglevel)的层上。

在本发明构思的示例性实施例中，3d存储阵列包括垂直定向的垂直nand串，使得至少一个存储单元位于另一个存储单元之上。至少一个存储单元可以包括电荷陷阱层(chargetraplayer)。每个垂直nand串可以包括位于存储单元之上的至少一个选择晶体管。至少一个选择晶体管可以具有与存储单元相同的结构，并且可以与存储单元一起单片地形成。

通过引用整体并入本文的以下专利文献描述了3d存储阵列的配置，在该配置中，3d存储阵列被配置为多个级，其中，字线和/或位线在级之间共享：第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号美国专利和第2011/0233648号美国专利公开。

存储单元阵列110可以包括多个平面。例如，存储单元阵列110可以包括第一平面111至第四平面114。第一平面111至第四平面114中的每个可以包括多个存储块。第一平面111至第四平面114中的每个可以通过位线与一个页缓冲单元连接。在本发明构思的示例性实施例中，第一平面111可以通过第一位线bl1与第一页缓冲单元131连接。第二平面112可以通过第二位线bl2与第二页缓冲单元132连接。第三平面113可以通过第三位线bl3与第三页缓冲单元133连接。第四平面114可以通过第四位线bl4与第四页缓冲单元134连接。第一平面111至第四平面114中的每个可以指物理平面。

地址译码器120可以通过多个线连接到存储单元阵列110。例如，多个线可以包括串选择线ssl、字线wl和接地选择线gsl。地址译码器120可以被配置为在控制逻辑150的控制下操作。

地址译码器120可以从外部接收地址addr。地址译码器120可以对地址addr的行地址进行译码。地址译码器120可以选择与译码的行地址相对应的字线。例如，地址译码器120可以基于译码的行地址来选择与地址addr相对应的字线。

在擦除操作期间，地址译码器120可以选择要擦除的存储块。地址译码器120可以向多个线中的一些线施加偏置电压，并且可以使剩余线(例如，没有接收到偏置电压的线)浮置。可以由控制逻辑150分别确定使多个线中的剩余线浮置的时间点。在本发明构思的示例性实施例中，字线擦除电压可以被施加到选择的存储块的每个字线。可以将擦除电压施加到存储单元阵列110的基底或袋形阱(pocketwell)。在使用延迟的接地选择线(gsl)方案的情况下，可以使接地选择线在从擦除电压被施加到基底或袋形阱的时间点起经过特定延迟时间后浮置。

地址译码器120可以对接收的地址addr的列地址进行译码。地址译码器120可以将译码的列地址发送到页缓冲电路130。在本发明构思的示例性实施例中，地址译码器120可以包括用于对行地址进行译码的行译码器、用于对列地址进行译码的列译码器以及用于存储地址addr的地址缓冲器。

页缓冲电路130可以通过位线bl连接到存储单元阵列110。页缓冲电路130在控制逻辑150的控制下操作。页缓冲电路130可以从地址译码器120接收译码的列地址。页缓冲电路130可以通过使用译码的列地址来选择位线bl。

在本发明构思的示例性实施例中，页缓冲电路130可以从外部接收数据并且可以将接收的数据写入存储单元阵列110。页缓冲电路130从存储单元阵列110读取数据并且通过输入/输出电路140将读取数据传送到外部。页缓冲电路130可以从存储单元阵列110的第一存储区读取数据并且可以将读取数据写入存储单元阵列110的第二存储区。例如，页缓冲电路130可以执行回拷(copy-back)操作。

页缓冲电路130可以包括多个页缓冲单元，例如，第一页缓冲单元131至第四页缓冲单元134。例如，第一页缓冲单元131至第四页缓冲单元134可以分别与第一平面111至第四平面114连接。第一页缓冲单元131至第四页缓冲单元134中的每个可以具有与其相对应的第一平面111至第四平面114的页的尺寸相同的大小。

输入/输出电路140可以通过页缓冲电路130连接到存储单元阵列110，并且可以与外部交换数据。输入/输出电路140可以在控制逻辑电路150的控制下操作。例如，输入/输出电路140可以包括第一输入/输出单元141和第二输入/输出单元142。第一输入/输出单元141和第二输入/输出单元142可以基于读取模式一起使用或独立使用。

控制逻辑150可以连接到地址译码器120、页缓冲电路130和输入/输出电路140。控制逻辑150可以控制非易失性存储器件100的总体操作。控制逻辑150可以响应于从外部发送的命令cmd操作。

控制逻辑150可以基于读取模式来控制页缓冲电路130和输入/输出电路140。例如，在控制逻辑150的控制下，在第一读取模式中仅可以使用第一输入/输出单元141。在控制逻辑150的控制下，在第二读取模式中可以一起使用第一输入/输出单元141和第二输入/输出单元142。因此，第二读取模式的读取速度可能比第一读取模式的读取速度更快。在本发明构思的示例性实施例中，假设第一输入/输出单元141和第二输入/输出单元142中的每个以8位为单位传送数据，那么可以以8位为单位在第一读取模式下传送数据，并且可以以16位为单位在第二读取模式下传送数据。

图2是示出根据本发明构思的示例性实施例的平面与输入/输出单元之间的连接关系的图。参考图1和图2，非易失性存储器件100可以包括第一平面111至第四平面114、第一页缓冲单元131至第四页缓冲单元134以及第一输入/输出单元141和第二输入/输出单元142。第一平面111至第四平面114可以分别与第一页缓冲单元131至第四页缓冲单元134连接。

例如，第一输入/输出单元141可以与第一页缓冲单元131至第四页缓冲单元134的全部连接。第二输入/输出单元142可以与第二页缓冲单元132和第四页缓冲单元134连接。可以根据读取模式来改变第一输入/输出单元141和第二输入/输出单元142与第一页缓冲单元131至第四页缓冲单元134之间的连接。

图3是示出根据本发明构思的示例性实施例的图2的连接关系中的第一读取模式的数据输入/输出的图。参考图3，在第一读取模式下，非易失性存储器件100可以激活第一输入/输出单元141并且可以去激活第二输入/输出单元142。第一页缓冲单元131至第四页缓冲单元134中的每个可以仅通过第一输入/输出单元141输入和输出数据。例如，如果第一输入/输出单元141以8位为单位输入和输出数据，则非易失性存储器件100可以以8位为单位输入和输出数据。在主机将一个逻辑平面映射到一个物理平面上的情况下，非易失性存储器件100可以通过第一输入/输出单元141向每个页缓冲单元输入数据和输出来自每个页缓冲单元的数据，如图3所示。

图4是示出根据本发明构思的示例性实施例的图3的第一读取模式下的数据输入/输出的图。参考图4，主机可以请求非易失性存储器件100写入第一数据data1(数据1)至第四数据data4(数据4)。例如，第一数据data1至第四数据data4中的每个可以具有2kb的大小。非易失性存储器件100可以分别在第一平面111至第四平面114中存储第一数据data1至第四数据data4。在这种情况下，第一页缓冲单元131至第四页缓冲单元134中的每个的大小为2kb。主机可以请求非易失性存储器件100读取第一数据data1至第四数据data4。非易失性存储器件100可以读取和输出第一数据data1至第四数据data4中的每个。例如，可以响应于读取请求输出第二页缓冲单元132中的第二数据data2。

图5是示出根据本发明构思的示例性实施例的图2的连接关系中的第二读取模式的数据输入/输出的图。参考图5，在第二读取模式下，非易失性存储器件100可以激活第一输入/输出单元141和第二输入/输出单元142两者。第一页缓冲单元131和第三页缓冲单元133中的每个可以仅通过第一输入/输出单元141输入和输出数据。第二页缓冲单元132和第四页缓冲单元134中的每个可以仅通过第二输入/输出单元142输入和输出数据。非易失性存储器件100可以通过第一输入/输出单元141输入和输出数据的一部分，并且可以通过第二输入/输出单元142输入和输出数据的剩余部分。例如，如果第一输入/输出单元141和第二输入/输出单元142中的每个以8位为单位输入和输出数据，则非易失性存储器件100可以16位为单位输入和输出数据。

此外，主机可以将第一平面111和第二平面112映射到第一逻辑平面上。主机可以将第三平面113和第四平面114映射到第二逻辑平面上。该映射可以被称为“对准映射”。

图6是示出根据本发明构思的示例性实施例的图5的第二读取模式下的数据输入/输出的图。参考图6，主机可以请求非易失性存储器件100写入第一数据data1和第二数据data2。例如，第一数据data1和第二数据data2中的每个可以具有4kb的大小。非易失性存储器件100可以将第一数据data1和第二数据data2存储在第一平面111至第四平面114中。在这种情况下，第一页缓冲单元131至第四页缓冲单元134中的每个的大小为2kb。因此，第一数据data1被存储在第一平面111和第二平面112中。第一数据data1的部分数据data1_1可以存储在第一平面111中。第一数据data1的部分数据data1_2可以存储在第二平面中。第二数据data2的部分数据data2_1可以存储在第三平面113中。第二数据data2的部分数据data2_2可以存储在第四平面114中。

此外，可以请求非易失性存储器件100读取第一数据data1和第二数据data2中的每个。非易失性存储器100可以读取和输出每个逻辑平面的部分数据。例如，非易失性存储器件100可以从第一平面111和第二平面112读取部分数据data1_1和data1_2以输出第一数据data1。此外，非易失性存储器件100可以从第三平面113和第四平面114读取部分数据data2_1和data2_2以输出第二数据data2。

图7是示出根据本发明构思的示例性实施例的基于未对准映射的输入和输出数据的方法的图。参考图7，主机可以以不同于参考图5所描述的方式将逻辑平面映射到物理平面上。例如，主机可以将第二平面112和第三平面113映射到一个逻辑平面上。类似于参考图3描述的结构，数据可以通过第二输入/输出单元142输入到第二平面112和从第二平面112输出。此外，数据可以通过第一输入/输出单元141输入到第三平面113和从第三平面113输出。因此，数据的低位[7：0]可以存储在第三平面113中。数据的高位[15：8]可以存储在第二平面112中。

图8是示出根据本发明构思的示例性实施例的图7的第二读取模式下基于未对准映射的输入和输出数据的方法的图。参考图8，第一数据data1和第二数据data2可以通过如参考图6所述的对准映射来存储。主机可以请求非易失性存储器件100写入第一数据data1和第二数据data2。例如，第一数据data1和第二数据data2中的每个可以具有4kb的大小。非易失性存储器件100可以将第一数据data1和第二数据data2存储在第一平面111至第四平面114中。在这种情况下，第一页缓冲单元131至第四页缓冲单元134中的每个的大小为2kb。因此，第一数据data1存储在第一平面111和第二平面112中，而第二数据data2存储在第三平面113和第四平面114中。第一数据data1的部分数据data1_1可以存储在第一平面111中。第一数据data1的部分数据data1_2可以存储在第二平面112中。第二数据data2的部分数据data2_1可以存储在第三平面113中。第二数据data2的部分数据data2_2可以存储在第四平面114中。

在图8中，当主机发送读取请求时，主机可以改变逻辑平面与物理平面之间的映射。例如，对于第一数据data1和第二数据data2，可以使部分数据data1_2和部分数据data2_1保持为有效数据，并且可以使部分数据data1_1和部分数据data2_2无效。在这种情况下，主机可以通过改变逻辑平面与物理平面之间的映射，通过一次读取操作来读取有效数据。因此，非易失性存储器件100可以基于改变的映射来输出部分数据data1_2和部分数据data2_1。

图9是示出根据本发明构思的示例性实施例的非易失性存储器件的操作方法的流程图。参考图1至图9，非易失性存储器件100可以通过各种方法读取存储在第一平面111至第四平面114中的数据。例如，非易失性存储器件100可以使用通过一个输入/输出单元读取数据的第一读取模式和通过两个输入/输出单元读取数据的第二读取模式。

在操作s110中，非易失性存储器件100可以从主机接收第一数据。在操作s120中，非易失性存储器件100可以在将接收的第一数据划分为第一部分数据和第二部分数据之后存储接收的第一数据。例如，非易失性存储器件100可以通过第一输入/输出单元141将第一部分数据存储在第一平面111中。非易失性存储器件100可以通过第二输入/输出单元142将第二部分数据存储在第二平面112中。在这种情况下，可以根据主机的写入请求将第一平面111和第二平面112设置为一个逻辑平面。

在操作s130中，非易失性存储器件100可以从主机接收第二数据。在操作s140中，非易失性存储器件100可以在将接收的第二数据划分为第三部分数据和第四部分数据之后存储接收的第二数据。例如，非易失性存储器件100可以通过第一输入/输出单元141将第三部分数据存储在第三平面113中。非易失性存储器件100可以通过第二输入/输出单元142将第四部分数据存储在第四平面114中。在这种情况下，可以根据主机的写入请求将第三平面113和第四平面114设置为一个逻辑平面。

在操作s150中，非易失性存储器件100可以在第一读取模式下通过第一输入/输出单元141读取第一部分数据至第四部分数据中的一个。在这种情况下，可以根据主机的读取请求将第一平面111至第四平面111至114中的一个设置为一个逻辑平面。

在操作s160中，非易失性存储器件100可以在第二读取模式下通过第一输入/输出单元141和第二输入/输出单元141读取第一部分数据至第四部分数据中的两个。在这种情况下，可以根据主机的读取请求将第一平面111至第四平面114中的两个设置为一个逻辑平面。例如，第一平面111和第二平面112可以被设置为一个逻辑平面。此外，第二平面112和第三平面113可以被设置为一个逻辑平面。换句话说，第一平面111至第四平面114中的两个可以基于数据被不同地设置为逻辑平面。

图10是根据本发明构思的示例性实施例的非易失性存储器件的框图。参考图10，非易失性存储器件200可以包括与图1所示的非易失性存储器件100的配置类似的配置，因此不提供重复的描述。例如，图10中的地址译码器220可以与图1所示的地址译码器相同或基本上相似。另外，图10中的控制逻辑250可以与图1所示的控制逻辑相同或基本上相似。

存储单元阵列210可以包括第一平面211至第八平面218。例如，第一平面211至第八平面218可以分别通过第一位线bl1至第八位线bl8与第一页缓冲单元231至第八页缓冲单元238连接。第一缓冲单元231至第八缓冲单元238包括在页缓冲电路230中。在本发明构思的示例性实施例中，第一页缓冲单元231至第八页缓冲单元238中的每个可以具有2kb的大小。第一页缓冲单元231至第八页缓冲单元238中的每个可以通过第一输入/输出单元241和第二输入/输出单元242输入和输出数据。第一输入/输出单元241和第二输入/输出单元242包括在输入/输出电路240中。

图11是示出根据本发明构思的示例性实施例的图10的平面与输入/输出单元之间的连接关系的图。参考图10和图11，第一平面211至第八平面218可以分别与第一页缓冲单元231至第八页缓冲单元238连接。

例如，第一输入/输出单元241可以与第一页缓冲单元231至第八页缓冲单元238中的全部连接。第二输入/输出单元242可以与第二页缓冲单元232、第四页缓冲单元234、第六页缓冲单元236和第八页缓冲单元238连接。可以根据读取模式来改变第一输入/输出单元241和第二输入/输出单元242与第一页缓冲单元231至第八页缓冲单元238之间的连接。在本发明构思的示例性实施例中，第一输入/输出单元241可以输入和输出数据的低位[7：0]，而第二输入/输出单元242可以输入和输出数据的高位[15：8]。

图12是示出根据本发明构思的示例性实施例的图11的连接关系中的第一读取模式的数据输入/输出的图。参考图12，在第一读取模式下，非易失性存储器件200可以激活第一输入/输出单元241，并且可以去激活第二输入/输出单元242。第一页缓冲单元231至第八页缓冲单元238中的每个可以仅通过第一输入/输出单元241输入和输出数据。例如，如果第一输入/输出单元241以8位为单位输入和输出数据，则非易失性存储器件100可以以8位为单位输入和输出数据。在主机将一个逻辑平面映射到一个物理平面的情况下，非易失性存储器件200可以通过第一输入/输出单元141向每个页缓冲单元输入数据和从每个页缓冲单元输出数据，如图11所示。

图13是示出根据本发明构思的示例性实施例的图11的连接关系中的第二读取模式的数据输入/输出的图。参考图13，在第二读取模式下，非易失性存储器件100可以激活第一输入/输出单元241和第二输入/输出单元242两者。第一页缓冲单元231可以通过第一输入/输出单元241输入和输出数据。同样地，第三页缓冲单元233、第五页缓冲单元235和第七页缓冲单元237中的每个可以通过第一输入/输出单元241输入和输出数据。第二页缓冲单元232可以通过第二输入/输出单元242输入和输出数据。同样地，第四页缓冲单元234、第六页缓冲单元236和第八页缓冲单元238中的每个可以通过第二输入/输出单元242输入和输出数据。非易失性存储器件200可以通过第一输入/输出单元241输入和输出数据的一部分，并且可以通过第二输入/输出单元242输入和输出数据的剩余部分。例如，如果第一输入/输出单元241和第二输入/输出单元242中的每个以8位为单位输入和输出数据，则非易失性存储器件200可以以16位为单位输入和输出数据。

此外，主机可以将第一平面211和第二平面212映射到一个逻辑平面上。该映射可以被称为“对准映射”。此外，主机可以将第三平面213和第四平面214映射到一个逻辑平面上。主机可以将第五平面215和第六平面216映射到一个逻辑平面上。主机可以将第七平面217和第八平面218映射到一个逻辑平面上。

图14是示出根据本发明构思的示例性实施例的图13的第二读取模式下的数据输入/输出的图。参考图14，主机可以请求非易失性存储器件200写入第一数据data1至第四数据data4。例如，第一数据data1至第四数据data4中的每个可以具有4kb的大小。非易失性存储器件200可以将第一数据data1至第四数据data4存储在第一平面211至第八平面218中。在这种情况下，第一页缓冲单元231至第八页缓冲单元238中的每个的大小为2kb。因此，第一数据data1存储在第一平面211和第二平面212中。第一数据data1的部分数据data1_1可以存储在第一平面211中。第一数据data1的部分数据data1_2可以存储在第二平面212中。第二数据data2至第四数据data4可以以与第一数据data1相同的方式存储在第三平面213至第八平面218中。例如，第三数据data3存储在第五平面215和第六平面216中。第三数据data3的部分数据data3_1可以存储在第五平面215中。第三数据data3的部分数据data3_2可以存储在第六平面216中。

此外，主机可以请求非易失性存储器件200对第一数据data1和第三数据data3执行顺序读取。非易失性存储器200可以读取并且输出每个逻辑平面的部分数据。例如，非易失性存储器件200可以从第一平面211和第二平面212读取数据，以输出第一数据data1。此外，非易失性存储器件200可以从第五平面215和第六平面216读取数据，以输出第三数据data3。

图15是示出根据本发明构思的示例性实施例的基于未对准映射的输入和输出数据的方法的图。参考图15，主机可以以与参考图13描述的方式不同的方式映射逻辑平面和物理平面。例如，主机可以将第二平面212和第三平面213映射到一个逻辑平面上。根据参考图10所述的结构，数据可以通过第二输入/输出单元242输入到第二平面212和从第二平面212输出。此外，数据可以通过第一输入/输出单元241输入到第三平面213和从第三平面213输出。因此，数据的低位[7：0]可以存储在第三平面213中。数据的高位[15：8]可以存储在第二平面212中。

图16是示出根据本发明构思的示例性实施例的图15的第二读取模式下基于未对准映射的输入和输出数据的方法的图。参考图16，第一数据data1至第五数据data5可以具有不同的大小。主机可以请求非易失性存储器件200写入第一数据data1至第五数据data5。例如，第一数据data1至第五数据data5中的每个可以具有2kb的大小。第二数据data2至第四数据data4中的每个可以具有4kb的大小。非易失性存储器件200可以将第一数据data1和第五数据data5分别存储在第一平面211和第八平面218中。非易失性存储器件200可以将第二数据data2至第四数据data4存储在第二平面212至第七平面217中。在这种情况下，第一页缓冲单元231至第八页缓冲单元238中的每个的大小为2kb。

图17是示出根据本发明构思的示例性实施例的基于未对准映射的输入和输出数据的方法的图。参考图17，主机可以将第四平面213和第七平面217映射到一个逻辑平面上。响应于主机的读取请求，非易失性存储器件200可以通过第一输入/输出单元241输出存储在第七平面217中的数据，并且可以通过第二输入/输出单元242输出存储在第四平面214中的数据。

图18是示出根据本发明构思的示例性实施例的图17的基于未对准映射的数据输入/输出的图。参考图18，可以通过对准映射存储第一数据data1至第四数据data4。在这种情况下，主机可以改变映射，使得第四平面214和第七平面217被设置为一个逻辑平面。非易失性存储器件200可以响应于主机的读取请求而输出存储在第四平面214和第七平面217中的部分数据data2_2和data4_1。

图19是示出根据本发明构思的示例性实施例的存储器系统的框图。参考图19，存储器系统1000可以包括多个非易失性存储器件1100和存储器控制器1200。

非易失性存储器件1100可以可选地接收外部高电压vppx。每个非易失性存储器件1100可以包括多个平面和多个输入/输出单元，如参考图1至图18所描述的。在每个非易失性存储器件1100中，可以根据主机的请求将多个平面中的至少两个平面设置为一个逻辑平面。每个非易失性存储器件1100可以通过组合多个平面和多个输入/输出单元来形成主机请求的逻辑平面。

存储器控制器1200通过多个信道ch1至chi(例如，i为2或更大的整数)连接到非易失性存储器件1100。存储器控制器1200可以包括至少一个处理器1210、缓冲存储器1220、纠错电路(ecc)1230、主机接口1240和非易失性存储器接口1260。

缓冲存储器1220可以临时存储驱动存储器控制器1200所需的数据。缓冲存储器1220可以包括存储数据或命令的多个存储线。

纠错电路1230可以计算在写入操作中要编程的数据的纠错码的值，可以基于纠错码的值来校正在读取操作中读取的数据，以及可以校正在数据恢复操作中从非易失性存储器1100恢复的数据的错误。存储器控制器1200还可以包括代码存储器，其存储用于控制器1220的操作的代码数据。代码存储器可以是非易失性存储器件。

主机接口1240可以提供用于与主机进行接口连接的接口功能。在此，主机接口1240可以是nand闪存接口。非易失性存储器接口1260可以提供用于与非易失性存储器件1100进行接口连接的接口功能。

根据本发明构思的示例性实施例，提供了一种包括将多个物理平面映射到逻辑平面上的多个输入/输出单元的非易失性存储器件及其操作方法。

虽然已经参考本发明的示例性实施例描述了本发明构思，但是对于本领域技术人员明显的是，在不脱离由权利要求限定的发明构思的精神和范围的情况下，可以对其进行各种改变和修改。因此，应当理解，上述实施例不是限制性的，而是示例性的。