一种复位检测电路的制作方法

本实用新型涉及电子技术领域，尤其涉及一种复位检测电路。

背景技术：

基于IC(Integrated Circuit，集成电路)的电子产品在上电的过程中或者复位阶段，为了更好的控制IC的状态，防止CPU(Central Processing Unit，中央处理器)或者其他IP(Intellectual Property，内核)模块发生误触发或者误操作，需要设计一个精确又可靠的复位检测电路。通常IC上需要有复位引脚，复位引脚的作用是当IC挂死的时候，在不断电的情况下可以发生有效复位，使IC重新启动。现有的复位检测电路有时在受到外界电磁干扰时，容易产生误触发，从而导致IC工作异常。

可见，现有的复位检测电路至少存在如下技术问题：在检测复位信号时容易产生误触发，使得IC由于外界的电磁干扰工作稳定性降低的技术问题。

技术实现要素：

本实用新型实施例通过提供一种复位检测电路，用于解决现有技术中在检测复位信号时容易产生误触发，使得IC由于外界的电磁干扰工作稳定性降低的技术问题。

本实用新型一实施例提供了一种复位检测电路，包括：

复位请求输入电路、锁存器电路、时钟电路、同步撤离电路、M位计数器、第一反相器和第二反相器；

所述复位请求输入电路的输入端与复位引脚相连接，所述复位请求输入电路的输出端与所述锁存器电路的第一输入端相连接，所述复位请求输入电路的输出端通过第一反相器与所述同步撤离电路的复位端相连接，所述锁存器电路的输出端通过第二反相器与所述时钟电路的第一控制端相连接，所述时钟电路的输出端分别与所述同步撤离电路的时钟信号输入端和所述M位计数器的时钟信号输入端相连接，所述同步撤离电路与所述M位计数器的复位端相连接；

其中，所述复位请求输入电路用于接收所述复位引脚输入的低电平有效的复位请求并输出所述复位请求，所述锁存器电路用于根据所述复位请求输入电路输出的复位请求生成时钟电路的接通控制信号或者关断控制信号，所述时钟电路用于根据所述接通控制信号生成时钟信号或者根据所述关断控制信号关闭时钟信号，所述同步撤离电路用于根据所述复位请求输入电路输出的复位请求控制M位计数器开始工作，所述M位计数器的工作持续时间至少经过2^M个时钟周期后，输出复位有效信号。

可选的，所述M位计数器的输出端与所述时钟电路的第二控制端相连接，在所述M位计数器输出复位有效信号时，所述时钟电路基于所述复位有效信号关闭时钟信号。

可选的，所述M位计数器的输出端与所述锁存器电路的第二输入端相连接，当所述复位请求输入电路输出的复位请求在所述M位计数器的输出端未置位前撤离，所述锁存器电路输出高电平信号，从而控制所述时钟电路关闭时钟信号。

可选的，所述复位请求输入电路包括使能端、输入端、输出端、第一非门和或门，所述复位请求输入电路的输入端和所述或门的第一输入端连接，所述复位请求输入电路的使能端通过第一非门和所述或门的第二输入端连接，所述或门的输出端为所述复位请求电路的输出端；

当所述使能端为高电平时，与所述复位请求输入电路的输入端相连接的用于向所述复位请求输入电路输入复位信号的复位引脚的复位功能有效。

可选的，当所述使能端为低电平时，所述复位引脚的复位功能无效，所述复位引脚作为GPIO(General Purpose Input Output，通用输入/输出)引脚使用。

可选的，所述锁存器电路具体为由第二非门、第三非门和两个与非门构成的SR锁存器；

所述锁存器电路的第一输入端为所述SR锁存器的R端；

所述锁存器电路的第二输入端为所述SR锁存器的S端；

所述锁存器电路的输出端为所述SR锁存器的Q端。

可选的，所述时钟电路包括第一时钟模块和第二时钟模块，所述第一时钟模块的输出端与所述第二时钟模块的输入端相连接；

所述时钟电路的第一控制端为所述第一时钟模块的使能端，所述时钟电路的第二控制端为所述第二时钟模块的使能端，所述时钟电路的输出端为所述第二时钟模块的输出端。

可选的，所述同步撤离电路包括两个依次连接的第一D触发器和第二D触发器；

所述时钟电路的输出端分别与所述第一D触发器的时钟信号输入端和第二D触发器的时钟信号输入端相连接；

所述第一D触发器的Q端与所述第二D触发器的D端相连接，所述同步撤离电路的输出端为所述第二D触发器的输出端。

可选的，所述M位计数器为M位纹波计数器，所述M位纹波计数器是由D触发器构成的异步M位二进制加法计数器。

本实用新型实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

通过采用本实用新型实施例中的技术方案，能够有效的过滤外界的电磁干扰，提高了复位检测电路的可靠性，降低了复位检测电路的能耗，且使得复位引脚能够复用，即复位引脚能够作为GPIO使用。

附图说明

图1A为本实用新型实施例提供的复位检测电路的第一示意图；

图1B为本实用新型实施例提供的复位检测电路的第二示意图；

图2A为本实用新型实施例提供的复位请求输入电路的示意图；

图2B为本实用新型实施例提供的锁存器电路的示意图；

图2C为本实用新型实施例提供的时钟电路的示意图；

图2D为本实用新型实施例提供的同步撤离电路的示意图；

图2E为本实用新型实施例提供的M位计数器的示意图；

图2F为本实用新型实施例提供的复位检测电路具体逻辑电路的示意图；

具体实施方式

为了解决上述技术问题，本实用新型实施例中的技术方案的总体思路如下：

一种复位检测电路，复位检测电路包括复位请求输入电路、锁存器电路、时钟电路、同步撤离电路、M位计数器、第一反相器和第二反相器；

所述复位请求输入电路的输入端与复位引脚相连接，所述复位请求输入电路的输出端与所述锁存器电路的第一输入端相连接，所述复位请求输入电路的输出端通过第一反相器与所述同步撤离电路的复位端相连接，所述锁存器电路的输出端通过第二反相器与所述时钟电路的第一控制端相连接，所述时钟电路的输出端分别与所述同步撤离电路的时钟信号输入端和所述M位计数器的时钟信号输入端相连接，所述同步撤离电路与所述M位计数器的复位端相连接；

其中，所述复位请求输入电路用于接收所述复位引脚输入的低电平有效的复位请求并输出所述复位请求，所述锁存器电路用于根据所述复位请求输入电路输出的复位请求生成时钟电路的接通控制信号或者关断控制信号，所述时钟电路用于根据所述接通控制信号生成时钟信号或者根据所述关断控制信号关闭时钟信号，所述同步撤离电路用于根据所述复位请求输入电路输出的复位请求控制M位计数器开始工作，所述M位计数器的工作持续时间至少经过2^M个时钟周期后，输出复位有效信号。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

参见图1A，本实用新型实施例一提供了一种复位检测电路，包括：

复位请求输入电路10、锁存器电路20、时钟电路30、同步撤离电路40、M位计数器50、第一反相器60和第二反相器70；

所述复位请求输入电路10的输入端与复位引脚(图1中未示出)相连接，所述复位请求输入电路10的输出端与所述锁存器电路20的第一输入端相连接，所述复位请求输入电路10的输出端通过所述第一反相器60与所述同步撤离电路40的复位端相连接，所述锁存器电路20的输出端通过所述第二反相器70与所述时钟电路30的第一控制端相连接，所述时钟电路30的输出端分别与所述同步撤离电路40的时钟信号输入端和所述M位计数器50的时钟信号输入端相连接，所述同步撤离电路40与所述M位计数器50的复位端相连接；

其中，所述复位请求输入电路10用于接收所述复位引脚输入的低电平有效的复位请求并输出所述复位请求，所述锁存器电路20用于根据所述复位请求输入电路10输出的复位请求生成时钟电路30的接通控制信号或者关断控制信号，所述时钟电路30用于根据所述接通控制信号生成时钟信号或者根据所述关断控制信号关闭时钟信号，所述同步撤离电路40用于根据所述复位请求输入电路输出的复位请求控制M位计数器开始工作，所述M位计数器50的工作持续时间至少经过2^M个时钟周期后，输出复位有效信号。

其中，复位引脚可以是IC芯片上的复位引脚，复位检测电路可以是应用于IC芯片内部的与该复位引脚相连的检测电路。

参见图1B，为了进一步的减少时钟的耗电，时钟电路30还可以具有第二控制端，M位计数器50的输出端与时钟电路30的第二控制端相连接，在所述M位计数器50输出复位有效信号时，所述时钟电路30根据该复位有效信号关闭时钟信号；

M位计数器50的输出端与所述锁存器电路20的第二输入端相连接，当所述复位请求输入电路输出的复位请求在所述M位计数器的输出端未置位前撤离，所述锁存器电路20输出高电平信号，从而控制所述时钟电路关闭时钟信号。具体地，如果复位请求的持续时间较短，例如不足2^M个时钟周期，即复位请求在M位计数器50的输出端未置位前撤离，则锁存器电路20的两个输入端均为高电平，锁存器电路20输出高电平信号，从而控制时钟电路30关闭时钟信号。

为了使得复位引脚具有复用功能，例如复位引脚可以作为复用GPIO使用，复位请求输入电路10可以采用图2A使用的结构；当然，如果不需要复位引脚具有复用功能，则复位请求输入电路仅采用现有的能够传输复位信号的电路既可。

参见图2A，复位请求输入电路10可以包括使能端PAD_EN、输入端PAD_IN、非门101和或门102，复位请求输入电路的输入端PAD_IN和或门102的第一输入端连接，复位请求输入电路的使能端PAD_EN通过第一非门101与或门102的第二输入端连接，或门102的输出端为所述复位请求电路的输出端VLD_IN；

当使能端PAD_EN为高电平时，与复位请求输入电路的输入端PAD_IN相连接的用于向所述复位请求输入电路输入复位信号的复位引脚的复位功能有效；

当使能端PAD_EN为低电平时，所述复位引脚的复位功能无效，所述复位引脚作为GPIO引脚使用。

参见图2B，对于锁存器电路20，具体可以采用SR锁存器，具体地，锁存器电路20包括第二非门201、第三非门202和两个与非门203和204构成的SR锁存器；

锁存器电路20的第一输入端通过第二非门201与所述SR锁存器的R端相连接；锁存器电路20的第二输入端通过第三非门202与所述SR锁存器的S端相连接；锁存器电路20的输出端为所述SR锁存器的Q端。

参见图2C，对于时钟电路30，所述时钟电路具体可以是时钟管理单元CMU，

所述时钟电路30包括第一时钟模块G0和第二时钟模块G1，所述第一时钟模块G0的输出端GCK与所述第二时钟模块G1的输入端GCK相连接；

所述时钟电路30的第一控制端为所述第一时钟模块G0的使能端E，所述时钟电路30的第二控制端为所述第二时钟模块G1的使能端E，所述时钟电路30的输出端GCK为所述第二时钟模块G1的输出端SM_CLK。

参见图2D，同步撤离电路40包括两个依次连接的第一D触发器401和第二D触发器402；

所述时钟电路的输出端分别与所述第一D触发器SYNC0_REG的时钟信号输入端和第二D触发器SYNC1_REG的时钟信号输入端相连接；

所述第一D触发器SYNC0_REG的Q端与所述第二D触发器SYNC1_REG的D端相连接，所述同步撤离电路的输出端PAD_SYNG为所述第二D触发器SYNC1_REG的输出端。

对于M位计数器50，其具体可以是为M位纹波计数器，所述M位纹波计数器是由D触发器构成的异步M位二进制加法计数器。其中，纹波计数器的位数可由具体的IC需求来制定，以此决定复位检测电路滤波的长度。

参见图2E，为该M位纹波计数器的具体结构，包括M个D触发器，其中M＝n。具体地，每个D触发器的输入端D和其输出端Q相连接，第一级D触发器的输入端与时钟电路的输出端SM_CLK相连接，第一级D触发器的输出端Q和其后一级D触发器的输入端相连接，依此类腿，最后一级D触发器的输出端Q为整个纹波计数器的输出端PAD_RSTG。

参见图2F，为本实用新型实施例提供的复位检测电路的整体逻辑电路图。结合该电路图，对复位检测电路的工作原理进行进一步说明。

若设置PAD_EN为0，则复位引脚可作为GPIO引脚使用，PAD_IN的任何跳变均不能使VLD_IN产生从1到0的跳变。

若设置PAD_EN为1，则GPIO引脚变为复位引脚，不产生复位请求时，该复位引脚应处于上拉状态，此时VLD_IN为高电平；它经过反相器使得同步撤离电路40中的两个触发器处于复位状态，因此其输出PAD_SYNJ为0；PAD_SYNJ会使M位计数器50处于复位状态，因此其输出为高电平，时钟电路中G1保持导通，并无复位发生；再看锁存器电路20，其S和R端均输入高电平，经过反相器之后SJ和RJ均为低电平，因此两个与非门的输出Q和QN均为高电平，其中Q输出经过反向器，通过时钟电路30中的G0关断了整个电路的时钟，G1虽然导通但无SM_CLK。

若设置PAD_EN为1，并且复位引脚有低电平输入时，复位检测电路按照以下方式开始工作：

首先VLD_IN会跳变为低电平；

与此同时，锁存器电路20的R端会跳变为低电平，RJ因此跳变为高电平，而QN仍然保持高电平，因此Q会跳变为低电平输出，从而经过反相器打开时钟电路30的G0，放出SM_CLK；再看同步撤离电路40，因为VLD_IN由高到低的跳变从复位状态同步撤离，两个SIM_CLK之后，PAD_SYNJ使M位计数器50从复位状态撤离；

此时M位计数器50的时钟有效和复位无效，开始计数；

若复位引脚的低电平输入持续足够长的时间使得M位计数器50的最高位RPL_BIT[n-1]的Q端计数为高，则为低电平，发出一个有效的PAD_RSTJ(低电平有效)，同时时钟电路30的G1被关断，SIM_CLK被关断，M位计数器50停止计数，保持为低电平。若以n＝5为例，则复位引脚的低电平输入需要至少持续32个SIM_CLK周期，才能产生PAD_RSTJ由高到低的跳变；

若复位引脚的低电平输入没有持续足够长的时间，VLD_IN在RPL_BIT[n-1]的Q端未置位前撤离，则锁存器电路20的R和S同时为高，其Q输出也会变高，时钟电路30中G0也被关断，SIM_CLK消失，同时同步撤离电路40以及M位计数器50也会异步复位，整个复位检测电路返回其初始状态，整个过程中不会发生PAD_RSTJ由高到低的跳变；

PAD_RSTJ发生由高到低的跳变之后的撤离情况，时钟电路30的G1被关断，SIM_CLK被关断，和前述复位引脚的低电平没有持续足够长的时间相比，不同之处是VLD_IN在撤离(由0到1跳变)时，RPL_BIT[n-1]的Q端已经置位，PAD_RSTJ处于低电平复位有效状态，在此不再赘述。

从上述实施例可知，在PAD_RSTJ之上增加时钟为系统时钟的同步撤离电路40，以保证当复位引脚发生有效异步复位时，整个系统可以保证复位同步撤离。

上述本实用新型实施例中的技术方案，至少具有如下的技术效果或优点：

通过采用本实用新型实施例中的技术方案，提高了复位检测电路的可靠性，降低了复位检测电路的能耗，且使得复位引脚能够复用，即复位引脚能够作为GPIO使用。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。