半导体存储器件的制作方法
【专利说明】半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求2013年12月4日提交的申请号为10-2013-0149724的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种用于执行降速模式操作的半导体存储器件。
【背景技术】
[0004]降速模式可以在以高速操作的、诸如双数据速率4(DDR 4)半导体存储器件之类的半导体存储器件中执行。
[0005]降速模式表示为了半导体存储器件的操作稳定性，基于外部时钟信号的两个周期(2tck)来接收命令和地址信号的操作模式。
[0006]例如，DDR 4半导体存储器件具有3300Mbps的目标操作速度。难以满足在DDR 4半导体存储器件高速操作期间外部时钟信号与命令和地址信号之间的设置和保持裕度，并且难以同时达到高的大批量生产。因而，在降速模式下，基于外部时钟信号的两个周期(2tck，两个时钟周期)而不是一个周期(Itck)来接收命令和地址信号，以获得半导体存储器件的操作稳定性。通过降速模式，由于外部时钟信号的频率被降低至数据时钟信号的一半，并且脉冲宽度被扩大，所以可以获得该设置和保持裕度直到1600Mbps的操作速度为止。也就是说，通过降速模式，可以获得以高速操作的半导体存储器的操作稳定性。
[0007]在内部时钟信号、外部时钟信号以及命令和地址信号之间限定定时的电路可以包括在利用降速模式的半导体系统和半导体存储器件中。然而，由于外部时钟信号是高频的，所以难以协调内部时钟信号、外部时钟信号以及命令和地址信号之间的定时。
【发明内容】
[0008]本发明的示例性实施例针对一种用于在降速模式下稳定地操作的半导体存储器件。
[0009]根据本发明的一个示例性实施例，一种半导体存储器件可以包括:时钟信号发生单元，其适于对外部时钟信号进行分频以产生与外部时钟信号的奇数周期相对应的第一内部时钟信号和与外部时钟信号的偶数周期相对应的第二内部时钟信号；第一输入单元，其适于响应于第一内部时钟信号来接收外部命令信号和外部地址信号；第二输入单元，其适于响应于第二内部时钟信号来接收外部命令信号和外部地址信号；以及操作控制单元，其适于在降速模式期间，将第一输入单元和第二输入单元中的一个使能，而将第一输入单元和第二输入单元中的另一个禁止。
[0010]操作控制单元可以在正常操作模式期间将第一输入单元和第二输入单元使能。
[0011]操作控制单元可以包括:操作使能信号发生单元，其适于在降速模式期间响应于时钟选择信号、第一内部时钟信号和第二内部时钟信号，激活第一操作使能信号和第二操作使能信号中的一个，而去激活第一操作使能信号和第二操作使能信号中的另一个；第一时钟选择单元，其适于响应于第一操作使能信号而将第一内部时钟信号固定至预定的逻辑电平；以及第二时钟选择单元，其适于响应于第二操作使能信号而将第二内部时钟信号固定至预定的逻辑电平。
[0012]操作使能信号发生单元可以包括:第一激活确定单元，其适于在降速模式期间，基于第一内部时钟信号来锁存时钟选择信号，以及确定第一操作使能信号的激活状态；以及第二激活确定单元，其适于在降速模式期间，基于第二内部时钟信号来锁存时钟选择信号，以及确定第二操作使能信号的激活状态。
[0013]时钟信号发生单元可以在高速操作模式期间产生具有与外部时钟信号相同频率的第三内部时钟信号，操作控制单元可以在高速操作模式期间将第一输入单元和第二输入单元中的一个使能，而将第一输入单元和第二输入单元中的另一个禁止，以及第一输入单元和第二输入单元中的、在高速操作模式期间被操作控制单元使能的这一个可以响应于第三内部时钟信号来接收外部时钟信号和外部地址信号。
【附图说明】
[0014]图1是图示根据本发明第一实施例的利用降速模式的半导体存储器件的框图；
[0015]图2是图示根据本发明第二实施例的利用降速模式的半导体存储器件的框图；
[0016]图3是图示根据本发明第三实施例的利用降速模式的半导体存储器件的框图；
[0017]图4A是图示图3中所示的利用降速模式的半导体存储器件的操作控制单元的框图；
[0018]图4B是图示图4A中所示的操作控制单元的操作使能信号发生单元的框图；
[0019]图5A是图示图1中所示的利用降速模式的半导体存储器件的操作的时序图；
[0020]图5B是图示图2中所示的利用降速模式的半导体存储器件的操作的时序图；
[0021]图5C是图示图3中所示的利用降速模式的半导体存储器件的操作的时序图；
[0022]图6A是图示图3中所示的利用降速模式的半导体存储器件的时钟信号发生单元的根据一示例性实施例的第一内部时钟信号发生单元的电路图；
[0023]图6B是图示图3中所示的利用降速模式的半导体存储器件的时钟信号发生单元的根据一示例性实施例的第二内部时钟信号发生单元的时序图；
[0024]图7A是图示图6A中所示的第一内部时钟信号发生单元的操作的时序图；
[0025]图7B是图示图6B中所示的第二内部时钟信号发生单元的操作的时序图；
[0026]图8A是图示图3中所示的利用降速模式的半导体存储器件的时钟信号发生单元的根据另一示例性实施例的第一内部时钟信号发生单元的电路图；
[0027]图SB是图示图3中所示的利用降速模式的半导体存储器件的时钟信号发生单元的根据另一示例性实施例的第二内部时钟信号发生单元的电路图；
[0028]图9A是图示图8A中所示的第一内部时钟信号发生单元的操作的时序图；
[0029]图9B是图示图8B中所示的第二内部时钟信号发生单元的操作的时序图；以及
[0030]图10是图示根据本发明的第三实施例的图3中所示的利用降速模式的半导体存储器件的高速操作模式的框图。
【具体实施方式】
[0031]以下将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式体现，而不应解释为限制于本文所阐述的实施例。确切地说，提供了这些实施例使得本公开透彻且完整，并向本领域技术人员充分传达本发明的范围。在本公开中，附图标记在本发明的各个附图和实施例中直接对应于相似的部分。
[0032]附图不一定按比例绘制，并且在某些情况下，可能对比例做夸大处理，以便清楚地图示实施例的特征。在本说明书中，使用了特定的术语。使用这些术语来描述本发明，并非用于限定本发明的意义或限制本发明的范围。
[0033]还应当注意的是，在本说明书中，“和/或”表示包括了布置在“和/或”之前和之后的一个或更多个部件。此外，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中具体提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作以及元件。
[0034]图1是图示根据本发明第一实施例的利用降速模式的半导体存储器件的框图。
[0035]参见图1，根据本发明的第一实施例的利用降速模式的半导体存储器件包括:命令输入单元100、地址输入单元110、时钟信号输入单元120、降速控制单元130、命令缓冲单元140以及地址缓冲单元150。
[0036]命令输入单元100响应于内部时钟信号CLK_GD而接收锁存在命令缓冲单元140中的外部命令信号CMD，以及产生内部命令信号INT_CMD。命令输入单元100包括:命令锁存单元102、命令解码单元104和命令等待时间操作单元106。命令锁存单元102响应于内部时钟信号CLK_GD来锁存外部命令信号CMD。命令解码单元104对锁存在命令锁存单元102中的外部命令信号CMD进行解码，和确定外部命令信号CMD的类型。命令等待时间操作单元106确定用于表示延时等待时间的内部时钟信号CLK_GD的触发数(即，对多少触发的计数)，以及产生内部命令信号INT_CMD。
[0037]地址输入单元110响应于内部时钟信号CLK_GD而接收锁存在地址缓冲单元150中的外部地址信号ADD，以及产生内部地址信号INT_ADD。地址输入单元110包括地址锁存单元112和地址等待时间操作单元116。地址锁存单元112响应于内部时钟信号CLK_GD来锁存外部地址信号ADD。地址等待时间操作单元116通过使锁存在地址锁存单元112中的外部地址信号ADD延迟内部时钟信号CLK_GD的触发数来产生内部地址信号INT_ADD。
[0038]时钟信号输入单元120缓冲从外部设备(未示出)接收的外部时钟信号CLK，并且将外部时钟信号CLK传递至降速控制单元130。
[0039]降速控制单元130将从时钟信号输入单元120接收的外部时钟信号CLK作为内部时钟信号CLK_GD输出。降速控制单元130确定是产生了具有与外部时钟信号相同频率的内部时钟信号CLK_GD，还是产生了具有外部时钟信号CLK的一半频率的内部时钟信号CLK_GD。
[0040]命令缓冲单元140缓冲外部命令信号CMD，并且将外部命令信号CMD传送至命令输入单元100。地址缓冲单元150缓冲外部地址信号ADD，并且将外部地址信号ADD传送至地址输入单元110。
[0041]图5A是图示图1中所示的利用降速模式的半导体存储器件的操作的时序图。
[0042]参见图5A，以下将描述根据本发明第一实施例的利用降速模式的半导体存储器件的操作。
[0043]如果进入降速模式，则响应于具有外部时钟信号CLK的一半频率的内部时钟信号CLK_GD来接收外部命令信号CMD和外部地址信号ADD。因而，可以在外部时钟信号CLK的每两个周期(2tck)接收外部命令信号CMD和外部地址信号ADD。在降速模式期间，例如半导体存储器控制器的外部设备(未示出)基于外部时钟信号CLK的两个周期(2tck)将外部命令信号CMD和外部地址信号ADD传送至半导体存储器件。
[0044]如果未进入降速模式，即在正常操作模式期间，则响应于具有与外部时钟信号相同频率的内部时钟信号CLK_GD接收外部命令信号CMD和外部地址信号ADD。因而，可以在外部时钟信号CLK的每一个周期(Itck)接收外部命令信号CMD和外部地址信号ADD。在正常操作模式期间，例如半导体存储器控制器的外部设备(未示出)基于外部时钟信号CLK的一个周期(Itck)将外部命令信号CMD和外部地址信号ADD传送至半导体存储器件。
[0045]如上所述，根据本发明第一实施例的利用降速模式的半导体存储器件通过适当地调节在进入降速模式时外部时钟信号CLK和内部时钟信号CLK_GD之间的频率关系，可以在降速模式期间稳定地操作。
[0046]然而，由于内部时钟信号CLK_GD的频率在进入降速模式时或者退出降速模式时改变，所以根据本发明第一实施例的利用降速模式的半导体存储器件的内部电路可以设计成在两种频率下正常地操作。具体地，当进入降速模式时，内部时钟信号CLK_GD的一个周期(Itck)对应于外部时钟信号CLK的两个周期(2tck)，而在正常操作模式期间，内部时钟信号CLK_GD的一个周期(Itck)对应于外部时钟信号CLK的一个周期(Itck)。如果内部时钟信号CLK_GD与外部时钟信号CLK之间的频率匹配根据操作模式而改变，则依赖于内部时钟信号CLK_GD的频率的诸如延时等待时间控制电路之类的半导体存储器件的内部电路可以设计成根据频率变化进行不同地操作。
[0047]图2是图示根据本发明第二实施例的利用降速模式的半导体存储器件的框图。
[0048]参见图2，根据本发明第二实施例的利用降速模式的半导体存储器件包括:第一命令输入单元200、第二命令输入单元210、第一多路复用器220、第一地址输入单元230、第二地址输入单元240、第二多路复用器250、时钟信号输入单元260、时钟信号分频单元270、命令缓冲单元280以及地址缓冲单元290。
[0049]第一命令输入单元200响应于第一内部时钟信号ICLKl而接收锁存在命令缓冲单元280中的外部命令信号CMD，以及产生第一内部命令信号INT_CMD1。第一命令输入单元200包括:第一命令锁存单元202、第一命令解码单元204以及第一命令等待时间操作单元206。第一命令锁存单元202响应于第一内部时钟信号ICLKl而锁存外部命令信号CMD。第一命令解码单元204对锁存在第一命令锁存单元202中的外部命令信号CMD进行解码，以及确定外部命令信号CMD的类型。第一命令等待时间操作单元206确定用于表示第一延时等待时间的第一内部时钟信号ICLKl的触发数，以及产生第一内部命令信号INT_CMD1。
[0050]第二命令输入单元210响应于第二内部时钟信号ICLK2来接收锁存在命令缓冲单元280中的外部命令信号CMD，以及产生第二内部命令信号INT_CMD2。第二命令输入单元210包括:第二命令锁存单元212、第二命令解码单元214和第二命令等待时间操作单元206。第二命令锁存单元212响应于第二内部时钟信号ICLK2而锁存外部命令信号CMD。第二命令解码单元214对锁存在第二命令锁存单元212中的外部命令信号CMD进行解码，并且确定外部命令信号CMD的类型。第二命令等待时间操作单元216确定用于表示第二延时等待时间的第二内部时钟信号ICLK2的触发数，以及产生第二内部命令信号INT_CMD2。
[0051]第一多路复用器220接收第一内部命令信号INT_CMD1和第二内部命令信号INT_CMD2，并且选择性地将内部命令信号INT_CMD输出为第一内部命令信号INT_CMD1或第二内部命令信号INT_CMD2。
[0052]第一地址输入单元230响应于第一内部时钟信号ICLKl而接收锁存在地址缓冲单元290中的外部地址信号ADD，以及产生第一内部地址信号INT_ADD1。第一地址输入单元230包括第一地址锁存单元232和第一地址等待时间操作单元236。第一地址锁存单元232响应于第一内部时钟信号ICLKl而锁存外部地址信号ADD。第一地址等待时间操作单元236通过使锁存在第一地址锁存单元232中的外部地址信号ADD延迟第一内部时钟信号ICLKl的触发数来产生第一内部地址信号INT_ADD1。
[0053]第二地址输入单元240响应于第二内部时钟信号ICLK2而接收锁存在地址缓冲单元290中的外部地址信号ADD，以及产生第二内部地址信号INT_ADD2。第二地址输入单元240包括第二地址锁存单元242和第二地址等待时间操作单元246。第二地址锁存单元242响应于第二内部时钟信号ICLK2而锁存外部地址信号ADD。第二地址等待时间操作单元246通过使锁存在第二地址锁存单元242中的外部地址信号ADD延迟第二内部时钟信号ICLK2的触发数来产生第二内部地址信号INT_ADD2。
[0054]第二多路复用器250接收第一内部地址信号INT_ADD1和第二内部地址信号INT_ADD2，并且选