]参见图7B，以下将描述第二内部时钟信号发生单元314的操作。
[0130]当第二操作使能信号EN_ICLK2被激活时第二内部时钟信号发生单元314开始执行操作。
[0131]在第一步，响应于外部时钟信号CLK的上升沿，第零偶数操作控制信号EVEN_EN0被去激活，并且在第一偶数操作控制信号EVEN_EN1激活之前，外部时钟信号CLK的上升沿被传递至第二内部时钟ICLK2的上升沿且转变成电源电压VDD电平。
[0132]在第二步，响应于反相的外部时钟信号CLKB的上升沿，第一偶数操作控制信号EVEN_EN1被去激活，并且在第三偶数操作控制信号EVEN_EN3激活之前电源电压VDD被传递至第二内部时钟信号ICLK2。由于响应于外部时钟信号CLK的上升沿第二内部时钟信号ICLK2被转变成电源电压VDD电平，所以第二内部时钟信号ICLK2保持电源电压VDD电平。
[0133]在第三步，响应于外部时钟信号CLK的上升沿第三偶数操作控制信号EVEN_EN3被去激活，并且在第二偶数操作控制信号EVEN_EN2激活之前，反相的外部时钟信号CLKB的下降沿被传递至第二内部时钟信号ICLK2的下降沿且被转变成接地电压VSS电平。
[0134]在第四步，第二偶数操作控制信号EVEN_EN2响应于反相的外部时钟信号CLKB的上升沿而被去激活，并且在第零偶数操作控制信号EVEN_EN0激活之前，接地电压VSS被传递至第二内部时钟信号ICLK2。由于第二内部时钟信号ICLK2被转变成接地电压VSS电平，所以第二内部时钟信号ICLK2保持接地电压VSS电平。
[0135]通过重复第一步至第四步来产生具有外部时钟信号CLK的一半频率的第二内部时钟ICLK2。这些操作在第二操作使能信号EN_ICLK2被激活至逻辑高电平时执行。也就是说，当第二操作使能信号EN_ICLK2被去激活时，这些操作被禁止，并且不产生第二内部时钟信号ICLK2。
[0136]图8A是图示根据图3中所示的利用降速模式的半导体存储器件的时钟信号发生单元的另一示例性实施例的第一内部时钟信号发生单元的电路图。图8B是图示根据图3中所示的利用降速模式的半导体存储器件的时钟信号发生单元的另一示例性实施例的第二内部时钟信号发生单元的电路图。
[0137]参见图8A和图SB，根据图3中所示的利用降速模式的半导体存储器件的另一实例的时钟信号发生单元310包括第一内部时钟信号发生单元313和第二内部时钟信号发生单元315。时钟信号发生单元310在加电操作之后，当外部时钟信号CLK被缓冲在图3中所示的时钟缓冲单元300时，分离出外部时钟信号CLK的奇数周期和偶数周期。时钟信号发生单元310响应于第一操作使能信号EN_ICLK1和第二操作使能信号EN_ICLK2而在降速模式期间触发第一内部时钟信号ICLKl和第二内部时钟信号ICLK2中的一个，并且禁止它们中的另一个。时钟信号发生单元310在正常操作时段期间响应于第一操作使能信号EN_ICLKl和第二操作使能信号EN_ICLK2来将第一内部时钟信号ICLKl和第二内部时钟信号ICLK2 二者都触发。
[0138]参见图8A，第一内部时钟信号发生单元313响应于第一操作使能信号EN_ICLK1，将外部时钟信号CLK的频率分成外部时钟信号CLK的一半频率，并且产生与外部时钟信号CLK的奇数周期相对应的第一内部时钟信号ICLK1。第一内部时钟信号发生单元313包括:奇数边沿计数单元3131、偶数操作控制单元3132和第一内部时钟信号输出单元3134。
[0139]奇数边沿计数单元3131响应于第一操作使能信号EN_ICLK1的激活而被使能，并且产生奇数计数信号0DD_CNT，其逻辑电平在外部时钟信号CLK的每个上升沿转变。
[0140]奇数操作控制单元3132响应于第一操作使能信号EN_ICLK1的激活而被使能，通过利用反相器和与非(NAND)门分别对奇数计数信号0DD_CNT和外部时钟信号CLK与第一操作使能信号EN_ICLK1执行与非操作来产生第一奇数操作控制信号0DD_EN1和反相的第一奇数操作控制信号0DD_EN1B。计数操作控制单元3132通过利用反相器和与非门对奇数计数信号0DD_CNT与反向的外部时钟信号CLKB执行与(AND)操作，产生第二奇数操作控制信号0DD_EN2和反相的第二奇数操作控制信号0DD_EN2B。
[0141]第一内部时钟信号输出单元3134在第一奇数操作控制信号0DD_EN1的激活时段期间选择并输出外部时钟信号CLK以作为第一内部时钟信号ICLK1，而在第二奇数操作控制信号0DD_EN2的激活时段期间选择并输出反相的外部时钟信号CLKB以作为第一内部时钟信号ICLKl。
[0142]图9A是图示图8A中所示的第一内部时钟信号发生单元的操作的时序图。
[0143]参见图9A,以下将描述第一内部时钟信号发生单兀313的操作。第一内部时钟信号发生单元313当第一操作使能信号EN_ICLK1被激活时开始操作。
[0144]在第一步，由于奇数计数信号0DD_CNT响应于外部时钟信号CLK的上升沿而被转变成逻辑高电平，所以在第一奇数操作控制信号0DD_EN1激活之前，外部时钟信号CLK的上升沿被传递至第一内部时钟信号ICLKl的上升沿并且被转变成逻辑高电平。由于奇数计数信号ODD_CNT至逻辑高电平的转变时刻比反相的外部时钟信号CLKB至逻辑低电平的转变时刻晚，所以第二奇数操作控制信号0DD_EN2保持在去激活状态。
[0145]在第二步，在重复时钟信号的上升沿之前，在奇数计数信号0DD_CNT保持在逻辑高电平时，第二奇数操作控制信号0DD_EN2响应于反相的外部时钟信号CLKB的上升沿而被激活。由于反相的外部时钟信号CLKB的上升沿在第二奇数操作控制信号0DD_EN2的激活时刻之前，所以第一内部时钟信号ICLKl保持在逻辑高电平。
[0146]在第三步，由于奇数触发信号0DD_CNT响应于外部时钟信号CLK的上升沿而转变成逻辑低电平，所以在第二奇数操作控制信号0DD_EN2被去激活之前，反相的外部时钟信号CLKB的下降沿被传递至第一内部时钟信号ICLKl的下降沿并且被转变成逻辑低电平。由于奇数计数信号0DD_CNT至逻辑低电平的转变时刻比时钟信号至逻辑高电平的转变时刻晚，所以第一奇数操作控制信号0DD_EN1保持在去激活状态。
[0147]在第四步，在外部时钟信号CLK的上升沿被重复之前，当奇数计数信号0DD_CNT保持在逻辑低电平时，第一奇数操作控制信号0DD_EN1响应于外部时钟信号CLK的下降沿而被激活。由于外部时钟信号CLK的下降沿在第一奇数操作控制信号0DD_EN1的激活时刻之前，所以第一内部时钟信号ICLKl保持在逻辑低电平。
[0148]通过重复第一步至第四步，产生具有外部时钟信号CLK的一半频率的第一内部时钟信号ICLKl。这些操作在第一操作使能信号EN_ICLK1在逻辑高电平被激活时执行。也就是说，当在逻辑低电平第一操作使能信号EN_ICLK1被去激活时，所有操作都被禁止且不产生第一内部时钟信号ICLKl。
[0149]参见图8B，第二内部时钟信号发生单元315响应于第二操作使能信号EN_ICLK2，将外部时钟信号CLK的频率分成外部时钟信号CLK的一半频率，并且产生与外部时钟信号CLK的偶数周期相对应的第二内部时钟信号ICLK2。第二内部时钟信号发生单元315包括偶数边沿计数单元3151、偶数操作控制单元3152以及第二内部时钟信号输出单元3154。
[0150]偶数边沿计数单元3151响应于第二操作使能信号EN_ICLK2的激活而被使能，并且产生偶数计数信号EVEN_CNT，其逻辑电平在外部时钟信号CLK的每个上升沿转变。
[0151]偶数操作控制单元3152响应于第二操作使能信号EN_ICLK2的激活而被使能，并且通过利用反相器和与非门分别对偶数计数信号EVEN_CNT和外部时钟信号CLK与第二操作使能信号EN_ICLK2执行与非操作来产生第一偶数操作控制信号EVEN_EN1和反相的第一偶数操作控制信号EVEN_EN1B。偶数操作控制单元3152通过利用反相器和与非门对偶数计数信号EVEN_CNT与反向的外部时钟信号CLKB执行与操作来产生第二偶数操作控制信号EVEN_EN2和反相的第二偶数操作控制信号EVEN_EN2B。
[0152]第二内部时钟信号输出单元3154在第一偶数操作控制信号EVEN_EN1的激活时段期间选择并输出外部时钟信号CLK以作为第二内部时钟信号ICLK2，而在第二偶数操作控制信号EVEN_EN2的激活时段期间选择并输出反相的外部时钟信号CLKB以作为第二内部时钟信号ICLK2。
[0153]图9B是图示图8B中所示的第二内部时钟信号发生单元的操作的时序图。
[0154]参见图9B，以下将描述第二内部时钟信号发生单元315的操作。第二内部时钟信号发生单元315在第二操作使能信号EN_ICLK2激活时开始操作。
[0155]在第一步，由于偶数计数信号EVEN_CNT响应于外部时钟信号CLK的上升沿而被转变成逻辑高电平，所以在第一偶数操作控制信号EVEN_EN1激活之前，外部时钟信号CLK的上升沿被传递至第二内部时钟信号ICLK2的上升沿，并且被转变成逻辑高电平。由于偶数计数信号EVEN_CNT至逻辑高电平的转变时刻比反相的外部时钟信号CLKB至逻辑低电平的转变时刻晚，所以第二偶数操作控制信号EVEN_EN2保持在去激活状态。
[0156]在第二步，在时钟信号的上升沿被重复之前，当偶数计数信号EVEN_CNT保持在逻辑高电平时，第二偶数操作控制信号EVEN_EN2响应于反相的外部时钟信号CLKB的上升沿而被激活。在本文中，由于反相的外部时钟信号CLKB的上升沿在第二偶数操作控制信号EVEN_EN2的激活时刻之前，所以第二内部时钟信号ICLK2保持在逻辑高电平。
[0157]在第三步，由于偶数触发信号EVEN_CNT响应于外部时钟信号CLK的上升沿而被转变成逻辑低电平，所以在第二偶数操作控制信号EVEN_EN2去激活之前，反相的外部时钟信号CLKB的下降沿被传递至第二内部时钟信号ICLK2的下降沿，并且被转变成逻辑低电平。由于偶数计数信号EVEN_CNT至逻辑低电平的转变时刻比时钟信号至逻辑高电平的转变时刻晚，所以第一偶数操作控制信号EVEN_EN1保持在去激活状态。
[0158]在第四步，在外部时钟信号CLK的上升沿被重复之前，当偶数计数信号EVEN_CNT保持在逻辑低电平时，第一偶数操作控制信号EVEN_EN1响应于外部时钟信号CLK的下降沿而被激活。由于外部时钟信号CLK的下降沿在第一偶数操作控制信号EVEN_EN1的激活时刻之前，所以第二内部时钟信号ICLK2保持在逻辑低电平。
[0159]具有外部时钟信号CLK的一半频率的第二内部时钟信号ICLK2通过重复第一步至第四步来产生。当第二操作使能信号EN_ICLK2被激活在逻辑高电平时执行这些操作。也就是说，当第二操作使能信号EN_ICLK2被去激活在逻辑低电平时，所有操作都被禁止并且不产生第二内部时钟信号ICLK2。
[0160]如上所述，在根据本发明第三实施例的利用降速模式的半导体存储器件中，在降速模式期间第一输入单元330和第二输入单元340中的一个被选择性地使能，而在正常操作模式期间它们这二者都被使能。通过这个操作，第一输入单元330和第二输入单元340在外部时钟信号CLK的每两个周期进行操作，而与在每一个周期(Itck)或者在每两个周期(2tck)输入外部命令信号CMD和外部地址信号ADD无关。
[0161]然而，根据半导体存储器件的操作环境，在正常操作模式期间可以仅使用第一输入单元330和第二输入单元340中的一个。也就是说，第一输入单元330或第二输入单元340可以独立地进行操作，尽管在外部时钟信号CLK的每一个周期(Itck)提供了外部命令信号CMD和外部地址信号ADD。因而,第一输入单兀330和第二输入单兀340中的一个独立地进行操作，尽管在每一个周期(Itck)提供了外部命令信号CMD和外部地址信号ADD。这种情况被称作为高速操作模式。
[0162]图10是图示根据本发明第三实施例的图3中所示的利用降速模式的半导体存储器件的高速操作模式的框图。
[0163]参见图10，根据本发明第三实施例的图3中所示的利用降速模式的高速操作模式的半导体存储器件包括:时钟缓冲单元1300、时钟信号发生单元1310、操作控制单元1320、第一输入单元1330、第一多路复用器1350、第二输入单元1340、第二多路复用单元1360、命令缓冲单元1380和地址缓冲单元1390。
[0164]时钟缓冲单元1300缓冲从例如半导体存储器控制器的外部设备(未示出)接收的外部时钟信号CLK，以及将外部时钟信号CLK传递至时钟信号发生单元1310。
[0165]时钟信号发生单元1310在降速模式期间产生第一内部时钟信号ICLK1，在正常操作模式期间产生第二内部时钟信号ICLK2，以及在高速操作模式期间产生第三内部时钟信号ICLK3。第一内部时钟信号ICLKl和第二内部时钟信号ICLK2分别具有外部时钟信号CLK的一半频率，该一半频率是从外部时钟信号CLK分出的。第三内部时钟信号ICLK3具有与外部时钟信号CLK相同的频率，并且在降速模式和正常操作模式期间不产生第三内部时钟信号ICLK3。
[0166]高速操作模式表示高速操作模式使能信号HG_ENABLE被激活。也就是说，如果利用通过模式寄存器组(MRS)或预定的焊盘输入的控制信号激活高速操作模式使能信号HG_ENABLE,则半导体存储器件执行高速操作模式。
[0167]操作控制单元1320在高速操作模式期间将第一输入单元1330和第二输入单元1340中的一个使能，而将它们中的另一个禁止。也就是说，在高速操作模式期间第一输入单元1330和第二输入单元1340中的仅一个进行操作。第一输入单元1330和第二输入单元1340中被使能的这一个和被禁止的那另一个由设计者预先确定。也就是说，在由设计者选择之后，由设计者预先确定的选择不被半导体存储器件的操作改变，这是因为第一输入单元1330和第二输入单元1340的内部配置可以改变为在降速模式、正常操作模式和高速操作模式下进行操作。
[0168]具体地，第一输入单元1330和第二输入单元1340中的、在高速操作模式期间被操作控制单元1320使能的一个，响应于第三内部时钟信号ICLK3来接收外部时钟信号CLK和外部地址信号ADD。也就是说，外部时钟信号CLK和外部地址信号ADD在降速模式和正常模式期间响应于第一内部时钟ICLKl和第二内部时钟ICLK2而被接收，而在高速操作模式期间响应于第三内部时钟ICLK3而被接收。
[0169]如图10中示例性示出，在高速操作模式期间第一输入单元1330被使能，而第二输入单元1340被禁止。因而，第三内部时钟信号ICLK3被提供至第一输入单元1330，而不被提供至第二输入单元1340。可选地，如果在高速操作模式期间第二输入单元1340被使能，而第一输入单元1330被禁止，则第