专利名称：存储器存储阵列的内置自修复的方法与装置的制作方法
技术领域：
本发明通常涉及半导体存储器中的缺陷存储器单元的替换，并且尤其涉及使用内置自测试机制的缺陷存储器单元的替换。
背景技术：
半导体存储装置一般包含了存储器单元的阵列，并且该阵列通常分成多个子阵列。在阵列中的存储器单元由输入至半导体存储装置的行和列地址的信号来选定为读取或写入。行和列的地址信号由地址译码电路来做处理以选定阵列中的行线和列线来存取所需的单一存储器单元或多个存储器单元。半导体存储装置中常用的方法是以多于一个电平的方式来实现译码。举例来说，第一电平译码可从阵列中的多个存储器单元产生数据，而第二电平译码将从该多个存储器单元之中选定其中一个存储器单元，或是存储器单元的子集合。因此，至少是在一个第一电平的解碼时，输入至半导体存储装置的地址通常将造成存储装置的多个阵列或子阵列中的存储器单元的选择。意即，多个存储器单元通常将依任何具体地址或响应任何具体地址而受到选择。
当半导体装置制造出来时，可能在存储器阵列或是子阵列中产生缺陷的存储器单元。为了挽救该半导体存储装置不受这些缺陷存储器单元的影响，并进而增加制造过程中的整体产率，通常以冗余(redundancy)的存储器单元来实现。冗余的存储元件放置于存储器阵列的各处，并且在存储器阵列中的每个子阵列通常会和多个冗余存储元件相连接。当在子阵列中侦测到具缺陷的存储器单元时，用于该子阵列的与冗余存储装置相连接的冗余译码电路会经由程序化以响应于缺陷存储器单元的地址。当缺陷存储器单元的地址输入至子阵列时，冗余存储元件将响应以代替缺陷的存储器单元。用于此项技技术的实现的冗余和各种方法对于本领域的普通技术人员而言是众所周知的。
冗余的存储元件通常包括冗余行和/或冗余列。当找出缺陷的存储器单元时，其所位于的行(或列)可以由程序化以冗余行(或列)来取代，或者另一方式为改变该行和列的译码电路。如果在存储器阵列或是子阵列中的行含有两个或更多缺陷的存储器单元(每个位于不同的列)，单个冗余的列将足够用来“修复”该多个“坏位”。如果在存储器阵列中的行含有单个缺陷的存储器单元，冗余行或冗余列都可以用来替换含有缺陷的存储器单元的行或列。在存储器阵列的测试过程中，可能遇到大量缺陷的存储器单元，并且使用有限数量的冗余行和列来取代这些缺陷的单元将变得复杂。除非这些缺陷的单元可以替换，否则该存储器阵行将不适用。此外，在某些情况下，存储器单元有时可能评估为有缺陷的，而在后续的任务期间，该存储器单元可能被认为无缺陷。因此，侦测和取代缺陷的存储器单元的过程将变成极端的复杂，特别是考虑到存储器阵列中的存储器单元的数量持续增加时。
本发明旨在克服或是至少减少一个或多个上述问题的影响。
发明内容
在本发明的一个实施方案中，一种集成电路装置包括具有多个存储器单元阵列排列于多个行和多个列的存储器阵列中，每一行和每一列已连接至多个存储器单元。该集成电路装置还包括存储器单元的一第一冗余行、存储器单元的一第一冗余列以及连接至存储器阵列并适合测试连接至多个行的每行的多个存储器单元的测试电路。该集成电路装置还包括连接至测试电路并适合从测试电路接收测试结果的控制电路，该控制电路适合响应缺陷的存储器单元的检测以决定至少一个第一冗余行和一个第一冗余列的分配。一第一寄存器连接至控制电路并且适合接收第一冗余行的分配以响应控制电路的决定，并且第二寄存器连接至控制电路并且适合接收第一冗余列的分配以响应控制电路的决定。此外，本发明也提供存储器的一第二冗余行与一第三寄存器。该控制电路适合于确定第二冗余行的分配，并且第三寄存器适合接收第二冗余行的分配。
在本发明的另一实施方案中，提供用于取代在存储器阵列中的缺陷的存储器单元的方法。该方法包括测试在存储器阵列中的第一行存储器单元、侦测连接至第一行的第一缺陷的存储器单元、提供与第一缺陷的存储器单元相关的行信息和列信息给控制电路、决定其中的一冗余行和冗余列的分配以替换该第一行以及存储该分配于连接至该控制电路的寄存器中。
附图简单说明本发明可结合参考以下附图的说明将可以完全了解，其中相同的图式标号定义相同的元件，并且其中
图1说明具有冗余行和冗余列的存储器阵行；图2说明一使用本发明的概念的装置的具体实施方案；以及图3说明用于图2的装置的状态机制装置的状态图。
然而本发明易于产生各种修改和其它变换形式，本发明的具体的实施方案已由附图的范例作了说明并于此详细描述。然而，应该了解的是于此描述的具体实施方案并非意在限制本发明于具体揭示的形式，相反，是为了含括涵盖于权利要求所界定的本发明的精神与领域内的所有修改、等价形式及替换。
执行本发明的方式说明本发明的实施方案描述如下。为了清楚的目的，并非所有实际实现的特征将于此说明书中描述。当然需了解的是在任何开发此类实际实施方案中，要做出许多具体实现的决定以达到发展者的具体目标，诸如顺应系统相关和商业相关的约束，该约束将随着不同的具体实施而改变。此外，需了解的是这样的开发努力是复杂且耗时的，然而对于受益于本揭示的本领域的技术人员而言将是日常的任务。
当完整阅读了本发明应用后，本领域的技术人员将能轻易了解，本发明可以使用各种技术来实现，例如NMOS(N型金属氧化半导体)、PMOS(P型金属氧化半导体)、CMOS(互补式金属氧化半导体)、BiCMOS(双载流子互补金属氧化物半导体)等等，并且可立即应用于各种装置上，包含(但并不限于)存储装置、微处理器中的存储器阵列、逻辑装置中的存储器阵列等等。此外，本发明可以应于使用任何种类的半导体基片材料的装置上，像是硅、锗、砷化镓或其它半导体材料。
图1说明可以包含于半导体存储装置内的64K字节(64K byte)子阵列10。例如，32兆(225字节)存储容量的半导体存储器阵列可以分成512个64K字节(216字节)的子阵列。当完整阅读完本发明揭示后，本领域的技术人员将会了解，该子阵列10可以是半导体存储装置(例如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器))中更大阵列的一部分，或该子阵列10可包括包含在具有微处理器或其它逻辑电路的半导体芯片上的芯片阵列或部分芯片阵列。该子阵列10也可包括连接至个别逻辑或微处理器芯片的存储器芯片(memory die)，并且与该逻辑或微处理器芯片封装一起。因此，子阵列10仅为部分的该具体电路，不该视为本发明的限制除非该电路特别于权利要求内提出。
于子阵列10内相邻64K字节(64K Byte)存储器位置的是具有两个冗余行17和一个冗余列18的冗余区15。在许多装置中，冗余区15可包含许多这样的冗余行和冗余列。然而，为了解释的目的，在此只显示出两个冗余行17和一个冗余列18。由列译码电路(未显示)，数据可以借着输入/输出线20自子阵列10中的存储器单元连接出去。当使用冗余区15中的一个或一个以上的冗余行17或是冗余列18时，由冗余输入/输出线25数据可以自冗余区15中的存储器单元连接出去。本领域的普通技术人员将会了解，冗余区15中的冗余行17和冗余列18可以用来取代可能具有缺陷的存储器单元的子阵列10中的行21或列23。因此，借着程序化冗余行或列译码电路(未显示)以响应在子阵列10中具有缺陷存储器单元的行21或列23的地址，在子阵列10中的缺陷的存储器单元可以由冗余区15中的可用的存储器单元所取代，使得否则不能使用的半导体存储装置可以得到挽救。
关于子阵列10中的缺陷的存储器单元如何可以由冗余区15中可用的存储器单元所取代的例子，可考虑图1所显示的缺陷的存储器单元31、32、33、34。缺陷的存储器单元31、32位于行21a，其中缺陷的存储器单元31位于列23c而缺陷的存储器单元32位于列23a。为了替换缺陷的存储器单元31、32，必须使用冗余行17a以取代行21a。因此，单一冗余行17a可以用来“修复”两个缺陷的存储器单元31、32。缺陷的存储器单元33位于行21b，并且缺陷的存储器单元34位于行21c。然而，缺陷的存储器单元33、34两者都位于列23b。因此，缺陷的存储器单元33、34两者都可以由以冗余行18取代列23b来“修复”。在此方法中，虽然缺陷的存储器单元位于三个不同的行21a、21b、21c，但是单一冗余行17a和单一冗余行18便足以完整地修复该子阵列10。
一般来说，侦测多个行故障(failure)可以由观察包括该行的列组来完成。如果有一位故障在“偶数”列并且有一位故障在“奇数”列，就产生了多重行故障。如果有一位故障在每四个相邻位组的第一或第二位并且有一位故障在每四个相邻位组的第三或第四位，则具有多重位故障。如果有一位故障在每八个相邻位组的第一或第二或第三或第四位并且有一位故障在每八个相邻位组的第五或第六或第七或第八位，则具有多重位故障。依此类推，直到如果有一故障在相邻位的第一半并且有一故障在相邻位的第二半，则具有多重位故障。每个操作可以由在列位的第一半和列位的第二半上执行逻辑“或”运算来建立，然后在该两个“或”运算的结果上执行逻辑“与”的运算。
在本发明的一项具体实施方案中，具有CPU芯的处理单元、一组存储器阵列(高速缓存(caches)，标志位(tags)等)及可程序化测试单元可以在硬件中实现。存储器阵列的内置自测试(BIST)包含设计在处理单元复位后执行的行程测试。本领域普通技术人员将了解如何建立用于存储器阵列的内置自我测试(BIST)控制器。在本发明的一个实施方案中，当存储器阵列被测试，结合状态机(state machine)的一组行和行故障寄存器可以有效地用于分配欲修复的行和列，而提供存储器阵列的内置自修复(BISR)。在此具体实施方案中，在修复的行和列被分配之后，将执行第二BIST测试以校验修复。
参考图2，该图以硬件实现测试单元201、错误侦测单元202及控制区块203以修复含有两个冗余行和一个冗余列的存储器阵列。该测试单元201含有一通路以使用冗余行和冗余列使能够修复。在修复动作期间，错误侦测单元202在线210提供错误指示、在线212提供关于故障位的编码的行数及在线214提供多于一列(位)故障的指示器。控制区块203保持错误的追踪并且决定是否要用其中一个冗余行或冗余列来修复故障。在此描述的具体实施方案利用两个冗余行和一个冗余列。当完整阅读完本发明的揭示，本领域的普通技术人员将会了解，利用更多冗余行和冗余列的集成电路装置也可利用本发明的优点。
测试单元201包括一逻辑电路，该逻辑电路的功能在于产生必要的信号以依序测试在阵列中的存储器单元的行。意即，测试单元201可实现用于施加信号至阵列中的行上的存储器单元以决定是否任何存储器单元是具有缺陷的，并且如果可以的话也应用于所连接的列上。测试单元201对整个阵列依序检查每个行来进行以决定所有缺陷的存储器单元的位置(行和列)。在给出本揭示的优点后，本领域的普通技术人员将了解测试单元201的操作并了解此类测试单元的各种实现方式。
错误测试单元202包括连接至测试单元201的逻辑电路，并且该错误测试单元202在线216上接收阵列的行上的测试结果。测试单元201执行阵列中的行测试并传递测试的结果至错误侦测单元202。测试单元201接着执行阵列中的下一行、进行该行的测试并传递测试的结果至错误侦测单元202。测试单元201继续重复这过程直到阵列中的所有的行都测试完成。错误侦测单元202产生三组信号一错误指示(在线210上)，缺陷的存储器单元的列数(在线212上)，以及多重错误指示(在线214上)。在给出本揭示的优点后，本领域的普通技术人员将了解错误侦测单元202的操作并了解此类错误侦测单元的各种实现方式。
控制区块203包括从错误侦测单元202接收输入信号和决定缺陷的存储器单元应该如何来取代的三位状态机(three-bit statemachine)，意即，冗余行和冗余列如何在存储器阵列中被分配。图3说明如图2所示的使用于具体实施方案的控制区块203的状态图。在给予本揭示的优点后，本领域的普通技术人员，将了解控制区块203的状态机可以使用任何各种适合的技术和方法来实现。
回到图2，连接到错误侦测单元202和控制区块203的装置为各种的寄存器、比较器和逻辑电路。寄存器220包括一些存储位置222、224、226、228。寄存器230包括一些存储地址232、234、236、238。寄存器240包括一些存储位置244、248。比较器250、252、254、256、258和逻辑门260、262都连接到寄存器220、230、240和控制区块203并辅助决定冗余行和冗余列的分配以取代存储器阵列中的缺陷的存储器单元。
图2的装置操作将参考图2和图3来做说明。在一开始测试缺陷的存储器单元时，控制区块203初始化为状态O(SO)。在这个状态中，预设为没有任何错误。在修复经过期间，测试单元201启动控制区块203。如果错误侦测单元202回报一个错误，控制区块203将依据所回报的错误来决定移动至两个可能的状态之一。如果侦测到单位错误(路径EO)，控制区块203将进入状态S1，其中错误发生的行地址存储在寄存器220的存储位置222(行地址O(RO))中。在存储地址228的有效位(有效0)被设定，并且含有故障存储器单元的列地址存储于存储位置224(列数0)内。
如果错误侦测单元202在给定的行(路径E1)上报告多于一个的位故障，控制区块203将进入状态S2。在此状态中，存储位置222(行地址0)存储含有错误的行的地址。有效位(有效0)被设定，并且在存储位置226中的“必须修复0”状态位被设定，指该故障只能使用冗余行来修复。因为多于一个位故障，在存储位置224中的“列数0”信息将不是有效的。如果“必须修复”位被设定，在线264、266上的“匹配(match)101”和“匹配201”信号将因其存储在位置226、236中的各个“必须修复”位而有效，以防止该信号参与列匹配(match)。
如果控制区块203是处在状态S1，则具有S3和S4两个可能的下个状态点。S3状态经由路径E4到达。需要采取E4路径的条件有(1)故障列匹配“列数0”以及(2)行地址不符合“行地址0”。换句话说，为了决定从S1转变至S3的第一个条件，比较器252将比较下一个故障列数与存储于存储位置224的“列数0”以决定是否它们彼此匹配。如果它们确实相符，并且在存储位置中的“必须修复0”位并不设定，逻辑门260将在线264上产生信号“匹配101”。逻辑门260包括具有来自于存储位置226的反向输入的与门(AND)。为了决定第二种条件，比较器250将比较故障行数与存储于存储位置222的“行地址0”。如果它们二者并不匹配，从状态S1转变至状态S3的第二个条件便会满足。比较器250由线269提供本身的输出信号“匹配100”至控制区块203。在状态S3中，在存储位置222中的先前分配的“行地址0”由清除存储位置228中的“有效0”位而释放(freed)。在存储位置244中的“列数2”，分配至故障列并且在存储位置248中的“有效2”将被设定。
状态S4来自状态S1经由路径E3到达。需要采取E3路径的条件是故障行不匹配存储位置222中的“行地址0”。意即，来自于比较器250，在线268上的“匹配100”信号指示这两者并不匹配。新的故障可能是单一或多重位故障。对于单一位故障，故障行地址放置于存储位置232(“行地址1”)，故障列存储于存储位置234(“列数1”)，并且在存储位置238中的“有效1”被设定。对于多重位故障，在存储位置222、224中的存在的数据将个别地转移至存储位置232、234。新的故障行存储在存储位置222并且在存储位置226中的“必须修复0”位被设定。如果故障行不匹配“行地址0”，依照比较器250的决定，E2路径也可以由状态S2到状态S4所采用。在这种情况，是否有单一或多重位故障是无关紧要的，因为故障行会存储在存储位置232(“行地址1”)并且在存储位置238的“有效1”将被设定。对于多重位故障，在存储位置236中的“必须修复1”位也将设定。
如果控制区块203是在状态S3或状态S4中，路径E5和E6传递控制区块203到状态S5。路径E5可视为其中一个单一或多重位错误的结果，依照比较器258的决定，其中该错误不必匹配“列数2”。故障行分配为在存储位置222中的“行地址0”，并且在存储位置228中的“有效0”将被设定。如果有多重位故障，在存储位置226中的“必须修复0”也被设定。依照比较器256的决定，路径E6需要具有单一位错误匹配“列数1”。在这个例子中，在存储位置232中的”行地址1”由清除存储位置238中的“有效1”而释放。故障列存储于存储位置244(“列数2”)，并且在存储位置248中的“有效2”将设定。
如果控制区块203是在状态S5或状态S4中，路径E7和E8传递控制区块203到状态S6。在状态S6中，所有冗余行和冗余列都已分配。依照比较器250的决定，当有其中一个单一或多重位错误不匹配“行数0”时，将采用路径E7，并且依照比较器258的决定，故障位并不匹配“列数2”。对于单一位错误，该存储位置232(“行地址1”)经分配为故障行数，存储位置234(“列数1”)取得故障位数，并且在存储位置238的“有效1”被设定。对于多重位错误，如果在存储位置226中的“必须修复0”已清除，存储位置222中的“行地址0”将转移到存储位置232中的“行地址1”，在存储位置224中的“列数0”将转移到存储位置234中的“列数1”，并且新的故障行将存储于存储位置222(“行地址0”)。存储位置226的“必须修复0”位也同样设定。如果有多重位错误并且“必须修复0”位已经设定，则存储位置232的“行地址1”则分配为故障行数，存储位置234中的“列数1”取得故障位数字，存储位置238”中的“有效1”将设定，并且在存储位置236”中的“必须修复1”被设定。
当有新的错误而且不匹配“行地址0”或“行地址1”时，将采用E8路径。新的错误可能是单一或多重位错误，虽然如果“必须修复0”和“必须修复1”已经设定，多重位错误将不会是可修复的。对于单一位错误，用于故障位的行地址将存储于“列数2”并且“有效2”被设定。对于多重位错误，如果“必须修复0”未设定，“列数0”将存储于“列数2”并且“有效2”将设定。新的故障存储于“行地址0”且”必须修复0”被设定。如果“必须修复0”设定而“必须修复1”未设定，则“列数1”存储于“列数2”并且“有效2”将设定。新的故障将存储于“行地址1”并且“必须修复1”将设定。
如果控制区块203是在状态S6并且接收到新错误，如果该新错误并不匹配“行地址0”(“！匹配100”)或“行地址1”(“！匹配200”)，或是故障位并不匹配“列数2”(“！匹配301”)，则新的故障是不可修复的，并且将采用E9路径而至状态S7。E10路径也可以采用而从S6到达S7。E10路径发生于当“必须修复0”和“必须修复1”已经设定并且额外多重位故障已经产生时。
在第一自测试完成并且内置自修复装置已分配待修复的行和列之后，控制区块203的状态机将锁定，并且执行第二自测试路径。任何发现于第二路径的错误将导致由任何状态至状态S7的转移，该状态S7指示致命的错误。如果第二路径没有发现任何故障，控制区块203的状态机维持由第一路径产生的修复状态。
以上所揭露的具体实施方案只是用于说明，而关于本发明可以以对受益于此处教导的本领域的技术人员很明显的，不同但等价的方式做修正及实行。例如，上述所提出的过程步骤可以在不同的顺序下执行。而且，除非是描述于权利要求，于此所显示的并非意在限制架构或设计的细节。因此很明显的上述所揭露的具体实施方案可以改变或修正并且所有经考虑的此类的变化都在本发明的范围和精神内。因此，欲请求保护的范围如权利要求所述。
权利要求
1.一种集成电路装置，其包括具有多个存储器单元排列于多个行(21)和多个列(23)内的存储器阵列(10)，每一行(21)和每一列(23)都连接到多个存储器单元；存储器单元的第一冗余行(17)；存储器单元的第一冗余列(18)；连接到该存储器阵列(10)并且适用于测试连接至每个该多个行(21)中每个行的该多个存储器单元的测试电路(201)；连接至该测试电路(201)并且适用于从该测试电路(201)接收测试结果的控制电路(203)，该控制电路(203)适用于响应缺陷的存储器单元的侦测以决定至少其中一个该第一冗余行(17)和第一冗余列(18)的分配；连接至该控制电路(203)并且适用于接收该第一冗余行(17)的分配的第一寄存器(220)，以响应由该控制电路(203)的决定；以及连接至控制电路(203)并且适用于接收该第一冗余列(18)的分配的第二寄存器(220)，以响应由该控制电路(203)的决定。
2.如权利要求1所述的集成电路装置，还包括存储器单元的第二冗余行(17)；以及连接至该控制电路(203)的第三寄存器(240)，该控制电路(203)适用于响应缺陷的存储器单元的侦测以决定该第一和第二冗余行(17)和该第一冗余列(18)中至少一个的分配，并且所述第三寄存器(240)适用于接收所述第二冗余行(17)的分配，以响应于由所述控制电路(203)的决定。
3.如权利要求1所述的集成电路装置，还包括连接至所述第一寄存器(220)的第一比较器(250)，并经连接以接收来自所述测试单元(201)的行地址，所述第一比较器(250)适用于比较所述行地址与所述第一寄存器(220)中的分配并且提供信号给所述控制电路(203)。
4.如权利要求2所述的集成电路装置，还包括连接至所述第一寄存器(220)的第二比较器(252)并且经连接以接收来自所述测试单元(201)的列地址，所述第二比较器(252)适用于比较所述列地址与所述第一寄存器(220)中的分配并且提供一输出信号。
5.如权利要求7所述的集成电路装置，还包括一具有第一和第二输入端和输出端的第一逻辑电路(260)，所述第一输入端连接至所述第一寄存器(220)，所述第二输入端经连接以接收来自所述第二比较器(252)的输出信号，并且所述输出端连接至所述控制电路(203)。
6.一种用于取代存储器阵列中的缺陷的存储器单元的方法，其包括测试在所述存储器阵列(10)中存储器单元的第一行(21)；侦测连接至所述第一行(21)的第一缺陷存储器单元；提供和所述第一缺陷的存储器单元相关的行信息和列信息给控制电路(203)；决定其中一个冗余行(17)和冗余列(18)的分配以取代所述第一行(21)；以及存储寄存器(220)中的分配。
7.如权利要求6所述的方法，其中侦测连接至所述第一行(21)的第一缺陷的存储器单元还包括测试连接至所述第一行(21)的第一和第二缺陷的存储器单元；并且其中提供与所述第一缺陷的存储器单元相关联的行信息和列信息给控制电路(203)还包括提供与第一缺陷的存储器单元相关联的行信息和列信息给控制电路(203)并且提供关于第二缺陷的存储器单元的行信息和列信息给所述控制电路(203)。
8.如权利要求7所述的方法，其中存储分配于寄存器(220)中包括与所述第一冗余行寄存器(220)中存储所述的与第一和第二缺陷存储器单元相关联的行信息。
9.如权利要求8所述的方法，还包括于所述存储器阵列(10)中测试第二行(21)存储器单元；侦测连接至所述第二行(21)的第一缺陷的存储器单元；提供和连接至所述第二行(21)的所述第一缺陷的存储器单元相关联的行信息和列信息给所述控制电路(203)。
10.如权利要求9所述的方法，还包括存储与连接至第二冗余行寄存器(230)中的所述第二行(21)的所述第一缺陷的存储器单元相关联的行信息和列信息。
11.如权利要求10所述的方法，还包括于所述存储器阵列(10)中测试一第三行(21)存储器单元；侦测连接至所述第三行(21)的第一缺陷的存储器单元；提供与连接至所述第三行(21)的所述第一缺陷的存储器单元相关联的行信息和列信息给所述控制电路(203)；以及将与连接至所述第三行(21)的所述第一缺陷存储器单元相关联的列信息与存储在所述第二冗余行寄存器(230)中的列信息比较。
12.如权利要求11所述的方法，还包括响应于与连接至所述第三行(21)的所述第一缺陷的存储器单元相关联的列信息与存储于所述第二冗余行寄存器(230)中的列信息之间的匹配，在第二冗余列寄存器(240)中存储与连接至所述第三行(21)的所述第一缺陷的存储器单元相关联的列信息，并释放所述第二冗余行寄存器(230)以接收额外的行信息。
13.如权利要求12所述的方法，还包括于存储器阵列(10)中测试一第四行存储器单元；侦测连接至所述第四行(21)的第一缺陷存储器单元；提供与连接至所述第四行(21)的所述第一缺陷的存储器单元相关联的行信息和列信息给所述控制电路(203)；将与连接至所述第四行(21)的所述第一缺陷的存储器单元相关联的列信息与存储于所述冗余列寄存器(240)中的列信息比较；以及响应于与连接至所述第四行(21)的所述第一缺陷的存储器单元相关联的列信息与存储于所述冗余列寄存器(240)中的列信息之间的失配，并且存储与连接至所述第二冗余行寄存器(230)中的所述第四行(21)的第一缺陷存储器单元相关联的行信息和列信息。
全文摘要
本发明提供一种集成电路装置，其包含一个存储器阵列(10)，该存储器阵列具有多个配置于多个行(12)与多个列(23)中的存储器单元。其提供了第一和第二冗余行(17)存储器单元及第一冗余列(18)存储器单元。测试电路(201)连接至存储器阵列(10)并且适用于测试连接到多个行(21)的每一个中的多个存储器单元。一个控制电路(203)连接至该测试电路(201)且适用于接收来自测试电路(201)的测试结果，该控制电路(203)适用于响应缺陷的存储器单元的侦测以决定分配至少其中一个第一和第二冗余行(17)和第一冗余列(18)。一第一寄存器(220)连接至控制电路(203)并且适用于接收第一冗余行(17)的分配以响应由控制电路(203)的决定，一第二寄存器(240)连接至控制电路(203)且适用于接收第一冗余列(18)的分配以响应控制电路(203)的决定，而一第三寄存器(230)连接至控制电路(203)且适用于接收第二冗余行(17)的分配以响应控制电路(203)的决定。
文档编号G11C7/00GK1478282SQ01819924
公开日2004年2月25日 申请日期2001年10月22日 优先权日2000年12月1日
发明者T·J·伍德, R·S·图普瑞, G·D·小苏拉斯基, T J 伍德, 图普瑞, 小苏拉斯基 申请人:先进微装置公司