专利名称：用于存储器贮存单元泄漏抵消方案的设备和方法
技术领域：
本发明总的涉及半导体存储器技术；更具体地，涉及用于存储器贮存单元泄漏消除方案的设备和方法。
背景
图1显示现有技术随机存取存储器(RAM)单元100。图1的现有技术RAM单元100包括多个“N”贮存单元S1到SN(每个相应于静态RAM(SRAM)单元)。贮存单元S1到SN的每个贮存单元存储一比特数据。数据是通过驱动它的相应的字线(WL)(例如，用于贮存单元S1的WL1，用于贮存单元S2的WL2，等等)而从特定的贮存单元被读出的。在典型的贮存单元读运行期间，位线101，102被预先充电到“高”电压。
要被读出的贮存单元的字线(例如，用于贮存单元S1的字线WL1)被驱动(例如，用“高”电压)，而用于其余的“不读出的”贮存单元的字线(例如，分布用于贮存单元S1到SN的字线WL1到WLN)被关断(例如，用“低”电压)。在驱动要被读出的贮存单元的字线(例如，用于贮存单元S1的字线WL1)后，要被读出的贮存单元把一条位线驱动到“低”电压。
例如，如果在贮存单元S1中存储的数据相应于“1”，则贮存单元S1把位线102驱动到“低”电压，而位线101保持在预先充电的“高”电压。相反，如果在贮存单元S1中存储的数据相应于“0”，则贮存单元S1把位线101驱动到“低”电压，而位线102保持在预先充电的“高”电压。图1显示后一种情形的例子(即，贮存单元S1存储一个“0”)，因为驱动电流Isc被观察到为由贮存单元S1从位线101被驱动的。
因为在贮存单元读出期间在位线101、102上的电压是不同的(即，一个电压是高的，另一个电压是低的)，可以说，在位线101、102上存在差分电压。在位线101、102上提供的差分电压可被表示为信号＝V1-V2(1)其中V1是在位线101上的电压，V2是在位线102上的电压。应当指出，在位线上的实际的高的和低的电压可以随不同的实施例而变化。而且，应当指出，V1与V2之间的差值越大，则在位线101、102上观察到的差分电压越大。
贮存单元泄漏可引起在比特单元读出期间在位线101、102上产生差分电压所花费的时间量增加。这样，RAM单元100的运行速度会受到贮存单元泄漏的有害的影响。在没有贮存单元泄漏的情形下，在贮存单元读出过程期间建立差分电压的速率可被表示为Dv/Dt＝Isc/(Cb+2Cc)(2)其中(1)Cb是正在被下拉的位线的电容；(2)Cc是位线101、102之间的电容；以及(3)Isc是由正在被读出的贮存单元拉出的驱动电流量。
从公式(2)，可以看到，随着Isc增加，差分电压被建立的速率增加。贮存单元泄漏具有减小公式(2)中的Isc项的作用，这样，减小差分电压被建立的速率。贮存单元泄漏是没有被读出的贮存单元从位线拉出电流的趋势。当“未读出的”单元的数目增加时，对于差分电压建立的速率的影响变得更坏。
图1上示例地显示更坏的情形条件。具体地，在从低的位线101拉出电流Isc的贮存单元S1读出期间，每个其余的N-1贮存单元(即贮存单元S2到SN)从高的位线102拉出电流IL。来自高的位线102的每个泄漏电流IL将引起在高的位线102上的电压降。这样，来自高的位线102的N-1个泄漏电流IL(正如在图1上看到的)相应于在高的位线102上最坏的情形的电压降。
从在一对位线101和102之间建立的差分电压看来，当高的位线102电压由于N-1个泄漏电流IL而下降时，通过驱动电流Isc降低低的位线101的作用减小。这相应于差分信号电压的减小，它相应于建立差分信号电压的速率的减小。
也就是，对于图1所示的最坏的情形，在有贮存单元泄漏时，在贮存单元读出过程期间建立差分电压的速率可被表示为Dv/Dt＝(Isc-(N-1)IL)/(Cb+2Cc)(3)其中(1)Cb是正在被下拉的位线的电容；(2)Cc是位线101、102之间的电容；(3)Isc是由正在被读出的贮存单元拉出的驱动电流量；以及(4)(N-1)IL是正在从高的位线102被拉出的泄漏电流的总量。正如从公式(3)可以看到的，泄漏电流项(N-1)IL从驱动电流项Isc中被减去。这相应于差分电压被建立的速率的下降。正如讨论的，这相应于RAM单元100的速度的下降。
附图简述本发明是通过在附图的图上的例子(但不是限制)进行说明的，图上相同的标号表示相同的单元，其中图1显示现有技术RAM单元。
图2显示改进的RAM单元的实施例。
图3显示在图2的改进的RAM单元内可被使用来从贮存单元读出数据的控制线信令的实施例。
图4显示改进的RAM单元的另一个实施例。
详细描述在位线上提供消除电流，有效地消除以上在背景一节中描述的、减小的差分信号质量。图2显示有效地抵消泄漏电流的、改进的RAM单元的实施例200。图3显示在图2的改进的RAM单元内可被使用来从贮存单元读出数据的控制线信令的实施例。
参照图2和3，贮存单元的读出运行可被看作为按阶段发生的。第一阶段(例如，在图3的时间T0与T1之间)均衡和预先充电位线201、202。第二阶段(例如，在图3的时间T1与T2之间)通过在每个位线201、202上单独地提供泄漏补充电流IL1、IL2，而近似抵消在位线201、202上可能存在的任何泄漏电流的影响。第三阶段(例如，在图3的时间T2与T3之间)保持泄漏补充电流IL1、IL2，而同时位线201、202再次被均衡。第四阶段(例如，在图3的时间T3与T4之间)从贮存单元读出数据。
第一阶段(例如，在图3的时间T0与T1之间)均衡和预先充电位线201、202。位线201、202是通过晶体管Q5导通而被均衡的。晶体管Q5是通过把均衡线203、303驱动成低电位而被导通的。晶体管Q5导通有效地造成位线201、202之间的短路，使得位线201、202具有近似相等的电压。这个行动可被称为均衡位线201、202。
均衡位线201、202有助于有效地对以前贮存单元读出的RAM单元200“清零”。例如，如果贮存单元在图3上从以前到时间T0被读出，则位线201，202可保持在读出时的差分电压。也就是，一个位线可以是处在低电压，而另一个位线可以是处在高电压。驱动均衡线203到低电位，使位线201、202达到共同的电压。
当传感线204、304被驱动到低电位时，位线201、202也被预先充电。在图2的实施例中，预先充电位线201、202相当于把位线201、202变为高电压。在随后的、从贮存单元读出期间(例如在图4的时间T3与T4之间)，从其中进行读出的贮存单元把预先充电的一条位线拉到低电压。
在图2的实施例中，位线201、202是通过晶体管Q1和Q2导通而被预先充电的。晶体管Q1和Q2，在图2的实施例中，是通过把传感线203、304驱动到低电位而被导通的。应当指出，在图2的实施例中，每个晶体管Q1和Q2的栅极和漏极可以被晶体管“短路”。也就是，晶体管Q3短路晶体管Q1的栅极和漏极以及晶体管Q4短路晶体管Q2的栅极和漏极。将每个晶体管Q1和Q2的栅极和漏极短路，使这些晶体管Q1、Q2成为有效(active)负载。
也就是，把传感线204、304驱动到低电位，使得晶体管Q3和Q4导通，它们又分别使得晶体管Q1和Q2成为有效负载。有效负载的源极到漏极电压VSD可被近似为VSD＝VSG＝VT+(ISD/B)0.5(4)其中(1)VSG是源极到栅极电压；(2)VT是门限电压；(3)ISD是源极到漏极电流；以及(4)B是跨导。对于小的源极到漏极电流ISD，应当注意，源极到漏极电压VSD接近于VT。这样，在图2的实施例中，在位线201、202上的预先充电的电压可以典型地相应于接近VCC-VT的电压。图3显示对于图2的位线201上的电压301的、示例的预先充电的位线电平。
在替换的实施例中(为了加速位线被预先充电的速率)，在时间T0与T1之间的第一阶段期间，Q1和Q2的栅极电压可被强制地驱动到低电位，而晶体管Q3和Q4保持关断。例如，在时间T0与T1之间，传感电压可被设置在高电压(它关断晶体管Q3和Q4)，以及晶体管Q1和Q2的栅极电压可被接地。
这把晶体管Q1和Q2设置在“高电流”输出状态，这允许它们驱动与位线201、202有关的电容。这允许位线201、202的电压比起纯运行负载更快速地达到它们的预先充电的电压。这样，参照图3，传感线204的电压304在一个实施例中可以是(1)在时间T0与T1之间处在高逻辑电平；和(2)在时间T1被切换到低逻辑电平。
在时间T0和T1之间的均衡也可被消除，因为在时间T0与T1之间不必建立在位线201、202上相等的预先充电的电压。也就是，预先充电位线201、202的行动有效地“清除”它们，把它们最新的贮存单元读信息清除掉。在另一个替换的实施例中，晶体管Q3和Q4可以用传输门代替，以保护低的位线201、202电压。传输门是NMOS晶体管和PMOS晶体管的并行耦合，这样，当一个“接通”时，两个都是“接通”的，以及当一个是“关断”时，两个都是“关断的”。
在第二阶段(例如，在图3的时间T1和T2之间)期间，在位线201、202上可能存在的任何泄漏电流的影响通过在每个位线201、202上单独地提供泄漏补充电流IL1、IL2而近似被抵消。这是通过撤消在位线201、202之间的均衡而完成的。在图2的实施例中，撤消在位线201、202之间的均衡是通过关断晶体管Q5而完成的，关断晶体管Q5又是通过把均衡线203、303驱动到高电平而完成的。
通过撤消均衡，位线201、202被互相隔离开。这样，晶体管Q1和Q2单独地补充在它们各自的位线201、202上可能存在的泄漏电流。也就是，晶体管Q1提供电流IL1它补充从位线201流出的任何泄漏电流IL1(诸如泄漏电流ILa)。晶体管Q2提供电流IL2，它补充从位线202流出的任何泄漏电流IL2(诸如泄漏电流ILb)。
如果在RAM单元200中的X个贮存单元从位线201泄漏，且在RAM单元200中的Y个贮存单元从位线202泄漏，则(为了简单起见，假设对于贮存单元的每个泄漏相应于相同量的泄漏电流IL)IL1＝XIL和IL2＝YIL。正如下面更详细地讨论的，在每个位线201、202上单独地补充泄漏电流，近似地抵消它们对于在贮存单元读出期间在位线201，202之间建立的差分信号的影响。
应当注意，从公式4来看，如果IL1不等于IL2，晶体管Q1和Q2的源极到栅极电压就是不同的。假定如果IL1不等于IL2，晶体管Q1和Q2的源极到栅极电压可能是不同的，应当注意，(再次从公式4看来)结果，位线201、202上的电压可以是不同的。也就是，当有效负载被做成为具有VSG＝VSD时，源极到栅极电压的差值相应于源极到漏极电压的差值。这将导致在一对位线201、202之间的不同的电压。
在第三阶段(例如，在图3的时间T2和T3之间)期间，位线201、202被均衡，而泄漏补充电流IL1、IL2被保持。对于RAM单元200的均衡(在图2和3的实施例中它是通过把均衡线203、303上的电压降低到低电压而完成的)“固定”一对位线201、202之间的电压的差值，这个电压差值是由于单独地补充它们的相应的泄漏电流而产生的(正如以上刚描述的)。
这样，如果电压差值在位线201、202上产生，则均衡将迫使位线201、202电压近似为相等的。泄漏补充电流IL1、IL2也通过关断晶体管Q3和Q4(在图2和3的实施例中这是通过把传感线204、304提升到高电压而完成的)而被保持。关断晶体管Q3和Q4去除在晶体管Q1和Q2的栅极与源极之间存在的短路。
然而，由于存在电容器C1和C2，泄漏补充电流IL1、IL2(它们分别流过晶体管Q1和Q2)基本上保持不变。这样，泄漏补充电流可被称为“被保持的”。回想一下，位线201、202电压的差值是由于对于每个位线单独地补充泄漏电流(如图3所示，在T1和T2之间)而产生的。正如讨论的，结果，Q1和Q2的栅极电压可以是不同的。
在生成泄漏补充电流IL1、IL2(如图3所示，在T1和T2之间)期间，在电容C1、C2上的电压将分别“斜坡上升”到在它们各自的位线上的电压(因为由晶体管Q3和Q4建立的短路)。也就是，电容C1斜坡上升到在位线201上保持的电压且电容C2斜坡上升到在位线202上保持的电压。还有，当晶体管Q3和Q4被接通时，这是与对于每个晶体管Q1和Q2的VSD＝VSG一致的。
当晶体管Q3和Q4被关断时(如图3所示，在时间T2和T3之间)，电容C1、C2“保持”它们的电压。这样，泄漏补充电流IL1、IL2继续分别从晶体管Q1和Q2被生成。这相应于泄漏补充电流IL1、IL2如上面讨论的那样“被保持”。当晶体管Q5被接通时(如图3所示，在时间T2和T3之间)，位线201、202开始被均衡。在达到稳态后，位线201、202具有近似相等的电压，且泄漏补充电流IL1、IL2继续分别从晶体管Q1和Q2被生成。
在第四阶段(例如，如图3所示的，在时间T3和T4之间)，从特定的贮存单元读出数据。这样，为了从贮存单元读出数据，位线201、202的均衡被终结，以使得允许在位线上产生差分电压。所以，应当指出，图3表示，在均衡线203上的电压303被引起，以使得晶体管Q5被关断。
在图2的示例性实施例中，贮存单元S1正在被读出(例如，通过驱动308它的相应的字线WL1)，以及它包含相应于“0”的数字信息。这样，贮存单元S1从位线201拉出驱动电流，这拉下位线201上的电压301。当每个泄漏电流通过由晶体管Q1和Q2提供的泄漏补充电流IL1，IL2被计算出时，在位线上的差分电压以与原先由公式2提供的“完全速率”一样快速地产生。
图4显示替换的实施例，它提高位线401，402被预先充电的速度。图4的实施例400把晶体管Q6和Q7加到图2的实施例200。晶体管Q6和Q7进一步加速，可被使用来进一步加速在图3的时间T0与T1之间(和/或在图3的时间T2与T3之间)发生的位线预先充电活动。无论何时均衡线403上电压303降低到低电压时，晶体管Q6和Q7是“接通的”，这有效地驱动位线401、402的电容量，导致位线401、402的电压的快速增加。
上述的设计和方法可以在存储器器件，诸如半导体存储器芯片内被利用。半导体芯片然后可以在诸如计算系统或网络系统那样的系统中被实施。例如，存储器器件可被耦合到(1)通用处理器；或(2)数字信号处理器或传统的逻辑电路(例如，专用集成电路(ASIC))；或(3)总线结构(例如，PCI总线)。在其他应用中，以上讨论的设计和方法可被使用于嵌入的存储器应用。在嵌入的存储器应用中，存储器的区域被构建在较大的半导体芯片内(例如，作为“在电路板上的”超高速存储器或作为在芯片上的系统内的存储器资源(SoC))。
还应当指出，本说明的实施例不单可在半导体芯片内被实施，还可在机器可读的媒体内被实施。例如，以上讨论的设计可被存储在和或被嵌入在与被使用于设计半导体器件的设计工具有关的机器可读的媒体。例子包括用VHSIC硬件描述语言(VHDL)，Verilog语言或SPICE语言格式化的网络表(netlist)。某些网络表的例子包括性能级别网络表，寄存器传送级别(RTL)网络表，门级别网络表和晶体管级别网络表。机器可读的媒体也包括具有布局信息的媒体，诸如GDS-II文件。而且，用于半导体芯片设计的网络表文件或其他机器可读的媒体可以在模拟环境下被使用来执行上述的教导的方法。
因此，还应当理解，本发明的实施例可被用作为或支持在某些形式的处理核心(诸如计算机的CPU)上执行的软件程序，或否则在机器可读的媒体上或内被实施或被实现。机器可读的媒体包括用于以机器(例如，计算机)可读的形式存储或传输信息的任何机制。例如，机器可读的媒体包括只读存储器(ROM)；随机存取存储器(RAM)；磁盘贮存媒体；光贮存媒体；快闪存储器器件；传播的信号的电的，光的，声音的或其他的形式(例如，载波、红外信号、数字信号等等)；等等。
在以上的技术说明中，本发明是参照特定的示例性实施例描述的。然而，将会看到，在不背离所附权利要求中阐述的、本发明的更广泛的精神和范围的前提下，可以作出各种修正和改变。因此，说明书和附图被看作为说明性的，而不是限制性的。
权利要求
1.一种设备，包括(a)多个贮存单元，被耦合在第一位线与第二位线之间；(b)第一晶体管，预先充电所述第一位线以及为由任何的所述多个贮存单元从第一位线抽取的一个或多个泄漏电流提供第一补充电流；以及(c)第二晶体管，预先充电所述第二位线以及为由任何的所述多个贮存单元从第二位线抽取的一个或多个泄漏电流提供第二补充电流。
2.权利要求1的设备，还包括被耦合到所述第一和第二位线的均衡线，其中在所述均衡线上的第一电压使得所述第一和第二位线达到相同的电压，以及在所述均衡线上的第二电压使所述第一和第二位线保持不同的电压。
3.权利要求2的设备，其中所述均衡线通过第三晶体管被耦合到所述第一和第二位线，所述第三晶体管具有被耦合到一条所述位线的漏极，被耦合到另一条所述位线的源极，被耦合到所述均衡线的栅极。
4.权利要求3的设备，还包括第四晶体管，为所述第一位线的所述预先充电提供电流，所述第四晶体管被耦合到所述第一位线和所述均衡线，所述设备还包括第五晶体管，为所述第二位线的所述预先充电提供电流，所述第五晶体管被耦合到所述第二位线和所述均衡线。
5.权利要求1的设备，其中所述设备相应于静态随机存取存储器(SRAM)单元。
6.权利要求1的设备，还包括传感线，所述传感线被耦合到所述第一和第二晶体管，其中在所述传感线上的第一电压造成所述第一和第二位线的所述预先充电，以及在所述传感线上的第二电压使得所述第一和第二补充电流在所述贮存单元被读出时被保持。
7.权利要求6的设备，其中所述传感线通过第三晶体管被耦合到所述第一晶体管，以及通过第四晶体管被耦合到所述第二晶体管，所述第三晶体管具有被耦合到所述第一位线的第一节点和被耦合到所述第一晶体管的栅极的第二节点，所述第三晶体管具有被耦合到所述传感线的栅极，所述第四晶体管具有被耦合到所述第二位线的第一节点和被耦合到所述第二晶体管的栅极的第二节点，所述第四晶体管具有被耦合到所述传感线的栅极。
8.权利要求1的设备，还包括第一电容器，保持用于所述第一晶体管的栅极电压，以使得所述第一补充电流在所述贮存单元读出时被保持。
9.权利要求8的设备，还包括第二电容器，保持用于所述第二晶体管的栅极电压，以使得所述第二补充电流在所述贮存单元读出时被保持。
10.一种方法，包括(a)用由第一晶体管提供的电流预先充电第一位线；(b)用由第二晶体管提供的电流预先充电第二位线；(c)从所述第一晶体管抽取第一泄漏补充电流，以补充由被耦合到所述第一位线的一个或多个贮存单元从所述第一位线抽取的一个或多个泄漏电流；(d)从所述第二晶体管抽取第二泄漏补充电流，以补充由被耦合到所述第二位线的一个或多个贮存单元从所述第二位线抽取的一个或多个泄漏电流；以及(e)在所述贮存单元读出期间，保持所述第一和第二泄漏补充电流。
11.权利要求10的方法，其中所述预先充电第一位线和所述预先充电第二位线同时发生。
12.权利要求10的方法，其中所述抽取第一泄漏补充电流和所述抽取第二泄漏补充电流同时发生。
13.权利要求12的方法，其中所述预先充电第一位线和所述预先充电第二位线同时发生。
14.权利要求10的方法，还包括在所述预先充电所述第一和第二位线后均衡所述第一和第二位线，所述均衡在所述读出之前发生。
15.权利要求10的方法，其中所述保持还包括用第一电容器保持在所述第一晶体管上的第一栅极电压，以及用第二电容器保持在所述第二晶体管上的第二栅极电压。
16.一种设备，包括被耦合到处理器的存储器，所述存储器还包括(a)多个贮存单元，被耦合在第一位线与第二位线之间；(b)第一晶体管，预先充电所述第一位线以及为由任何的所述多个贮存单元从第一位线抽取的一个或多个泄漏电流提供第一补充电流；以及(c)第二晶体管，预先充电所述第二位线以及为由任何的所述多个贮存单元从第二位线抽取的一个或多个泄漏电流提供第二补充电流。
17.权利要求16的设备，其中所述处理器是通用处理器。
18.权利要求16的设备，其中所述处理器是数字信号处理器。
19.权利要求16的设备，还包括被耦合到所述存储器的总线。
全文摘要
描述了一种具有被耦合在第一位线与第二位线之间的多个贮存单元的设备。设备还具有第一晶体管，它预先充电第一位线以及为由任何的多个贮存单元从第一位线抽取的一个或多个泄漏电流提供第一补充电流。设备还具有第二晶体管，它预先充电第二位线以及为由任何的多个贮存单元从第二位线抽取的一个或多个泄漏电流提供第二补充电流。
文档编号G11C7/00GK1555558SQ02810705
公开日2004年12月15日 申请日期2002年2月11日 优先权日2001年3月30日
发明者Y·叶, D·索马塞克哈, V·德, F·哈姆昭格卢, Y 叶, 氛迅衤, 砣 斯 申请人:英特尔公司