专利名称：使用于存储器单元电路的数据感应方法
技术领域：
本发明提供一种使用于存储器单元电路的数据感应方法，特别涉及一种利用二电流的差对负载节点进行充放电以感应出负载电压的数据感应方法。
背景技术：
在目前市面上的各种电子产品中，存储器向来为其中十分重要而不可或缺的元件之一，通常在存储器中包括由多个存储单元(Memory Cell)的存储单元阵列(Array)，其中每存储单元是用来储存一位的数据，该存储单元能够依据其所连接的各种控制信号(例如来自于字线及位线等的控制信号)来进行数据写入(Program)、数据删除(Erase)及数据读取(Read)等的操作。而该存储器通常也会包括感应放大器(Sense Amplifier)，其功能是用于在该存储器对其中的存储单元进行数据读取时，感应储存于该存储单元中的数据并将该数据放大以产生对应于该数据的输出信号。
请参阅图1，图1中示出了已知技术的感应放大器10的示意图。如图1所示，感应放大器10包括NMOS晶体管12、14，用来提供感应放大器10所需的增益；PMOS晶体管16、18，以电流镜像的形式相互连接，用来作为感应放大器10的主动负载；以及NMOS晶体管20，其栅极耦合至偏压电压VB，用来提供感应放大器所需的偏压电流。如上所述，感应放大器10是一差动放大器，其能够将从NMOS晶体管12、14的栅极输入的二输入端Vin+、Vin-所输入的信号的差放大，而该放大的结果则可由从NMOS晶体管14的漏极所取出的输出端Vout上的输出信号来代表。
通常当感应放大器10应用于该存储器中时，其输入端Vin+能够耦合于存储单元，而输入端Vin-则能够耦合于参考电压，感应放大器10的操作原理如下。当该存储器将要对该存储单元进行数据读取时，其能够以各种控制信号控制该存储单元以使该存储单元产生对应于其所储存的数据的电流，经由特定的电路设计，该电流能够被转换为电压并输入感应放大器10的输入端Vin+，而感应放大器10则能够对从输入端Vin+、Vin-所输入的该电压及该参考电压进行差动放大以便在其输出端Vout产生对应于该存储单元所储存的数据的输出信号。
然而实际上该存储器利用感应放大器10进行数据读取时，包括更复杂的操作，通常可分为预先充电(Pre-Charge)、数据感应(Data Sensing)、数据锁定(Data Latching)等三个步骤。其中预先充电是指由于位于感应放大器10的输入端Vin+、Vin-上的电压值会因先前的数据读取操作而相互偏移，彼此有所差异，为了不让此差异成为下一次数据读取的误差因素，故在每一次利用感应放大器10放大储存于该存储单元中的数据前，该存储器均会利用预先充电机制将输入端Vin+、Vin-的电压值充电至同一电位(即将输入端Vin+的电压值充电至与该参考电压相同)；数据感应则指前段所述利用感应放大器10感应储存于该存储单元中的数据并放大输出相对应的输出信号的操作；而数据锁定则是指当感应放大器10输出对应于该存储单元所储存的数据的输出信号后，为了保存此输出结果而不使其因后续的操作而流失，故利用一锁定器锁定该输出信号以供后级电路的使用。
上述诸如预先充电、数据感应、及数据锁定等的电路操作均需要十分精密的时序控制来控制其先后顺序，以确保其输出结果的正确性，故为了达到此目的，在该存储器中通常需要控制电路来产生有先后顺序的控制信号，该控制电路大部分是由逻辑门及延迟电路(Delay Circuit)所组成，而延迟电路由于会使用到大量的电容，故其为十分占电路面积的电路。对于高密度(High Density)存储器来说，由于其中包括为数众多的存储单元，故在该高密度存储器中存储单元阵列会占有十分庞大的面积，在此情况下，该控制电路所占的面积相对来说是可以接受的。但是对于低密度(Low Density)存储器来说，其中所包括的存储单元数目有限，故该低密度存储器的存储单元阵列并不能够占有很大的面积，然而该控制电路若将要达成前述时序控制的目的，其电路复杂程度与所占的面积将与该高密度存储器中的控制电路相差不多，在此情况下，该控制电路相对来说将占去该低密度存储器太大比例的面积。
发明内容
因此本发明的主要目的在于提供一种使用于存储器单元电路中，无需精密时序控制的数据感应方法，以解决上述以知的问题。
根据本发明的权利要求，提供了一种使用于存储器单元电路的数据感应方法，该存储器单元电路包括第一存储单元，用来储存非易失的第一数据；第二存储单元，用来储存非易失的第二数据；第一写入开关，耦合至第一存储单元，用来控制第一数据的输入；第二写入开关，耦合至第二存储单元，用来控制第二数据的输入；以及偏压电路，其包括第一偏压开关、第二偏压开关及负载节点，第一偏压开关耦合于第一存储单元及该负载节点之间，第二偏压开关耦合于第二存储单元及该负载节点之间。而该方法包括开启第一及第二写入开关并关闭第一及第二偏压开关使得该存储器单元电路处于写入模式，以将第一数据写入第一存储单元，并将第二数据写入第二存储单元；以及关闭第一及第二写入开关并开启第一及第二偏压开关使得该存储器单元电路处于读取模式，以便从第一存储单元输出对应于第一数据的第一电流至该偏压电路，且从该偏压电路输出对应于第二数据的第二电流至第二存储单元，并利用第一电流及第二电流的差对该负载节点进行充放电以感应出负载电压。
本发明是利用由存储单元所产生的电流来对该负载节点进行充放电，以便在该负载节点感应出该负载电压而将储存于该存储单元中的数据读取出来，由于本发明无须如已知技术使用感应放大器的数据感应方法中一般包括的预先充电、数据感应、及数据锁定等的复杂的电路操作，因此不需要占有大量面积的控制电路来进行时序控制，而仅需简单的控制电路即可完成操作。
图1为已知技术的感应放大器的示意图。
图2为本发明的存储器单元电路的第一实施例的功能方块图。
图3为图2中的存储器单元电路的电路图。
图4为图2中的存储器单元电路的另一电路图。
图5(a)为使用在图3及图4中的存储器单元电路的数据写入方法的流程图。
图5(b)为使用在图3及图4中的存储器单元电路的数据读取方法的流程图。
图6为本发明的存储器单元电路的第二实施例的功能方块图。
图7为图6中的存储器单元电路的电路图。
图8为图6中的存储器单元电路的另一电路图。
图9(a)为使用在图7及图8中的存储器单元电路的数据写入方法的流程图。
图9(b)为使用在图7及图8中的存储器单元电路的数据读取方法的流程图。
附图标号说明10感应放大器12、14、20 NMOS晶体管16、18 PMOS晶体管30、50存储器单元电路32、34、52存储单元36、56偏压电路38、58放大电路54参考电流单元具体实施方式
请参阅图2，图2中示出了本发明的数据感应方法所使用的存储器单元电路的第一实施例的功能方块图。本发明的存储器单元电路30包括第一存储单元32，用来储存非易失的第一数据D1，以便在存储器单元电路30处于读取模式(Read Mode)时输出对应于第一数据D1的第一电流I1；第二存储单元34，用来储存非易失的第二数据D2，以便在存储器单元电路30处于该读取模式时输入对应于第二数据D2的第二电流I2；偏压电路36，耦合至第一存储单元32及第二存储单元34，用于在存储器单元电路30处于该读取模式时从第一存储单元32输入第一电流I1并输出第二电流I2至第二存储单元34；以及放大电路38，耦合至偏压电路36的负载节点NLOAD(未示在图2中)，用于在第一电流I1及第二电流I2的差对负载节点NLOAD的等效电容进行充放电而感应出负载电压VLOAD时输入并放大负载电压VLOAD，以输出对应于第一数据D1的输出信号Dout。
存储器单元电路30另外包括控制电路(未示在图2中)，耦合于第一存储单元32、第二存储单元34及偏压电路36以提供多个控制信号，用于在存储器单元电路30处于写入模式(Program Mode)时及该读取模式时于该多个控制信号输入不同的逻辑值，此处需注意的是，第一数据D1及第二数据D2是当存储器单元电路30处于该写入模式时分别被写入第一存储单元32及第二存储单元34中的数据，而第一数据D1及第二数据D2是相互互补的数据，亦即若存储单元32处于写入状态(PGM state)，则存储单元34处于擦除状态(ERASE state)，而若存储单元32处于该擦除状态，则存储单元34能够处于该写入状态。
请参阅图2及图3，图3中示出了图2的存储器单元电路30的电路图。在图3中，第一存储单元32及第二存储单元34分别为存储单元X1、X2，存储单元X1、X2是具有堆叠栅结构的快闪存储单元(Flash Memory Cell)，其包括控制栅极、浮动栅极及二端点。偏压电路36包括第一偏压开关S1及第二偏压开关S2，第一偏压开关S1耦合于存储单元X1及负载节点NLOAD之间以控制第一电流I1的输入，第二偏压开关S2耦合于存储单元X2及负载节点NLOAD之间以控制第二电流I2的输出。而放大电路38则为反相器XINV，耦合于负载节点NLOAD以输入并放大负载电压VLOAD而产生输出信号Dout。
图3中的存储器单元电路30亦包括写入数据输入端Din，写入数据输入端Din能够输入存储器单元电路30处于该写入模式时将要储存于存储单元X1中的第一数据D1。图3中的存储器单元电路30还包括反相器INV、第一写入开关SP1及第二写入开关SP2，写入数据输入端Din耦合至反相器INV的输入端(故反相器INV的输出端输出能够输出第二数据D2)，第一写入开关SP1耦合于写入数据输入端Din及存储单元X1之间以控制第一数据D1的输入，第二写入开关SP2耦合于反相器INV的输出端及存储单元X2之间以控制第二数据D2的输入。图3中的存储器单元电路30又包括控制电路(未示在图3中)，该控制电路能够提供模式选择信号PGM耦合至第一及第二写入开关SP1、SP2以控制其开启；字线信号ZWL耦合至存储单元X1、X2的控制栅极；第一偏压信号BIASU耦合至第一偏压开关S1以控制其开启；以及第二偏压信号BIASD耦合至第二偏压开关S2以控制其开启。
图3中的存储器单元电路30另外包括电源供应器与偏压电压电路(未示在图3中)，该电源供应器能够提供第一电压Vpp、第二电压Vdd、及接地电压Vss，其中第一电压Vpp是指非易失存储器将要进行数据写入时所需的升压电压(Pumped Voltage)，在图3中，当数据写入时，电压源VCP与电压源VSP为电压Vpp。第二电压Vdd与接地电压Vss则为进行数据读取时所需的系统电压，而第一电压Vpp的电位通常高于第二电压Vdd。此外，该偏压电压电路提供第一偏压Vbu与第二偏压Vbd，其中第一偏压Vbu用来控制第一偏压开关S1以使其开启时能够让第一偏压开关S1处于理想偏压以防止存储单元X1的读取干扰(Read Disturb)的产生，而第二偏压Vbd用来控制第二偏压开关S2以使其开启时能够让第二偏压开关S2处于理想偏压以防止存储单元X2的读取干扰的产生。此处所谓的读取干扰，是指非易失存储单元在读取模式下因其压差Vds过大导致的软写入(Soft Program)现象，亦即由读取模式下该非易失存储单元所产生的微量写入操作。
在图3的存储器单元电路30中，第一及第二写入开关SP1、SP2为NMOS晶体管，存储单元X1、X2为P型通道快闪存储单元，第一偏压开关S1为PMOS晶体管，第二偏压开关S2为NMOS晶体管。
请参阅图2及图4，图4中示出了图2中的存储器单元电路30的另一电路图。图4中的电路组态是与图3中的电路组态十分类似，故无需在此重复说明。然而图4中的存储器单元电路30所包括的控制电路(未显示在图4中)提供字线信号WL耦合至存储单元X1、X2的控制栅极，且放大电路是二反相器XINV1、XINV2串接而成。且第一及第二写入开关SP1、SP2为NMOS晶体管，存储单元X1、X2为N型通道快闪存储单元，第一偏压开关S1为PMOS晶体管，第二偏压开关S2为NMOS晶体管。
请参阅图5(a)及图5(b)，图5(a)及图5(b)中示出了使用在图3及图4中的存储器单元电路30的数据写入与读取方法的流程图。写入方法如图5(a)所示，在步骤40中，开启第一及第二写入开关SP1、SP2并关闭第一及第二偏压开关S1、S2使得存储器单元电路30处于该写入模式，以将第一数据D1写入存储单元X1，并将第二数据D2写入存储单元X2。读取方法如图5(b)所示，在步骤42中，关闭第一及第二写入开关SP1、SP2并开启第一及第二偏压开关S1、S2使得存储器单元电路30处于该读取模式，以便从存储单元X1输出对应于第一数据D1的第一电流I1至偏压电路36，且从偏压电路36输出对应于第二数据D2的第二电流I2至存储单元X2，并利用第一电流I1及第二电流I2的差对负载节点NLOAD进行充放电以感应出负载电压VLOAD。
请参阅图3、图5(a)及图5(b)，利用图3中的存储器单元电路30进行图5(a)及图5(b)中所示的数据写入与读取方法，其步骤如下所述。写入方法如图5(a)所示，在步骤40中，输入第一电压Vpp至第一偏压信号BIASU以关闭第一偏压开关S1，并输入接地电压Vss至第二偏压信号BIASD以关闭第二偏压开关S2，并输入接地电压Vss至字线信号ZWL以选取存储单元X1、X2，输入第一电压Vpp至模式选择信号PGM以开启第一及第二写入开关SP1、SP2而分别使第一及第二数据D1、D2输入存储单元X1、X2的一端，并输入第一电压Vpp至存储单元X1、X2的另一端(在图3中分别标示为VCP及VSP之处)，以分别对存储单元X1、X2的浮动栅极进行数据的储存。
读取方法如图5(b)所示，在步骤42中，输入第一偏压Vbu至第一偏压信号BIASU以开启第一偏压开关S1，输入第二偏压Vbd至第二偏压信号BIASD以开启第二偏压开关S2，并输入接地电压Vss至字线信号ZWL以选取存储单元X1、X2，输入接地电压Vss至模式选择信号PGM以关闭第一及第二写入开关SP1、SP2，并输入第二电压Vdd至存储单元X1的一端(在图3中标示VCP之处)且输入接地电压Vss至存储单元X2的一端(在图3中标示VSP之处)，以使存储单元X1、X2的另一端分别产生第一及第二电流I1、I2。
请参阅图4、图5(a)及图5(b)，利用图4中的存储器单元电路30进行图5(a)及图5(b)中所示的数据写入与读取方法则其步骤如下。写入方法如图5(a)所示，在步骤40中，输入第一电压Vpp至第一偏压信号BIASU以关闭第一偏压开关S1，输入接地电压Vss至第二偏压信号BIASD以关闭第二偏压开关S2，并输入第一电压Vpp至字线信号WL以选取存储单元X1、X2，输入第一电压Vpp至模式选择信号PGM以开启第一及第二写入开关SP1、SP2而分别使第一及第二数据D1、D2输入存储单元X1、X2的一端，并输入第一电压Vpp至存储单元X1、X2的另一端(在图4中分别标示为VCP及VSP之处)，以分别对存储单元X1、X2的浮动栅极进行数据的储存。
读取方法如图5(b)所示，在步骤42中，输入第一偏压Vbu至第一偏压信号BIASU以开启第一偏压开关S1，输入第二偏压Vbd至第二偏压信号BIASD以开启第二偏压开关S2，并输入第二电压Vdd至字线信号WL以选取存储单元X1、X2，输入接地电压Vss至模式选择信号PGM以关闭第一及第二写入开关SP1、SP2，并输入第二电压Vdd至存储单元X1的一端(在图4中标示VCP之处)且输入接地电压Vss至存储单元X2的一端(在图4中标示VSP之处)，以使存储单元X1、X2的另一端分别产生第一及第二电流I1、I2。
请参阅图6，图6中示出了本发明的数据感应方法所使用的存储器单元电路的第二实施例的功能方块图。本发明的存储器单元电路50包括第一存储单元52，用来储存非易失的第一数据D1′，以便在存储器单元电路50处在读取模式时输出对应于第一数据D1′的第一电流I1′；参考电流单元54，用于在存储器单元电路50处于该读取模式时输入参考电流IREF；偏压电路56，耦合至第一存储单元52及参考电流单元54，用于在存储器单元电路50处于该读取模式时从第一存储单元52输入第一电流I1′并输出第二电流IREF至参考电流单元54；以及放大电路58，耦合至偏压电路56的负载节点NLOAD′(未示在图6中)，用于在第一电流I1′及参考电流IREF的差对负载节点NLOAD′的等效电容进行充放电而感应出负载电压VLOAD′时输入并放大负载电压VLOAD，以输出对应于第一数据D1′的输出信号Dout′。
存储器单元电路50另外包括控制电路(未示在图6中)，耦合于第一存储单元52及偏压电路56以提供多个控制信号，用于在存储器单元电路50处于写入模式时及该读取模式时从该多个控制信号输入不同的逻辑值，此处需注意的是，第一数据D1′是当存储器单元电路50处于该写入模式时被写入第一存储单元52中的数据。
请参阅图6及图7，图7中显示图6的存储器单元电路50的电路图。在图7中，第一存储单元52为存储单元X1′，存储单元X1′是具有堆叠栅结构的快闪存储单元，其包括控制栅极、浮动栅极及二端点。偏压电路56包括第一偏压开关S1′，第一偏压开关S1′耦合于存储器单元X1′及负载节点NLOAD′之间以控制第一电流I1′的输入。而放大电路58则为反相器XINV′，耦合于负载节点NLOAD′以输入并放大负载电压VLOAD′而产生输出信号Dout′。
图7中的存储器单元电路50亦包括写入数据输入端Din′，写入数据输入端Din′能够输入存储器单元电路50处于该写入模式时将要储存于存储器单元X1′中的第一数据D1′。图7中的存储器单元电路50还包括第一写入开关SP1′，第一写入开关SP1′耦合于写入数据输入端Din′及存储单元X1′之间以控制第一数据D1′的输入。图7中的存储器单元电路50又包括控制电路(未示在图7中)，该控制电路能够提供模式选择信号PGM′耦合至第一写入开关SP1′以控制其开启；字线信号ZWL′耦合至存储单元X1′的控制栅极；第一偏压信号BIAS耦合至第一偏压开关S1′以控制其开启。
图7中的存储器单元电路50另外包括电源供应器与偏压电压电路(未示在图7中)，该电源供应器能够提供第一电压Vpp′、第二电压Vdd′及接地电压Vss，其中第一电压Vpp′是指非易失存储器将要进行数据写入时所需的升压电压，图7于数据写入时，电压源VCP与电压源VSP为电压Vpp。第二电压Vdd′接地电压Vss则为进行数据读取时所需的系统电压，图7于数据读取时，电压源VCP为电压Vdd′，电压源VSP为电压Vss。而第一电压Vpp′的电位通常高于第二电压Vdd′。此外，该偏压电压电路提供第一偏压Vb用来控制第一偏压开关S1′以使其开启时能够让第一偏压开关S1′处于理想偏压以防止存储单元X1′的读取干扰的产生。此处所谓的读取干扰，如前所述，是指非易失存储单元在读取模式下因其压差Vds过大导致的软写入现象，亦即由读取模式下该非易失存储单元所产生的微量写入操作。
在图7的存储器单元电路50中，第一写入开关SP1′为NMOS晶体管，存储单元X1′为P型通道快闪存储单元，第一偏压开关S1′为PMOS晶体管，而参考电流单元54为NMOS晶体管且其栅极耦合至固定的参考电压VREF以产生参考电流IREF。
请参阅图6及图8，图8中显示图6中的存储器单元电路50的另一电路图。图8中的电路组态是与图7中的电路组态十分类似，故无需在此重复说明。然而图8中的存储器单元电路50所包括的控制电路(未显示在图8中)提供字线信号WL′耦合至存储单元X1′的控制栅极，且放大电路是二反相器XINV1′、XINV2′串接而成。又第一写入开关SP1′为NMOS晶体管，存储单元X1′为N型通道快闪存储单元，第一偏压开关S1′为NMOS晶体管，而参考电流单元54为PMOS晶体管且其栅极耦合至固定的参考电压VREF2以产生参考电流IREF。此外，在第一写入开关SP1′及写入数据输入端Din′之间亦插入反相器INV′以确保数据逻辑的前后一致。
请参阅图9(a)及图9(b)，图9(a)及图9(b)中显示使用在图7及图8中的存储器单元电路50的数据写入与读取方法的流程图。写入方法如图9(a)所示，在步骤60中，开启第一写入开关SP1′并关闭第一偏压开关S1′使得存储器单元电路50处于该写入模式，以将第一数据D1′写入存储单元X1′。读取方法如图9(b)所示，在步骤62中，关闭第一写入开关SP1′并开启第一偏压开关S1′使得存储器单元电路50处于该读取模式，以便从存储单元X1′输出对应于第一数据D1′的第一电流I1′至偏压电路56，且从偏压电路56输出参考电流IREF至参考电流单元54，并利用第一电流I1′及参考电流IREF的差对负载节点NLOAD′进行充放电以感应出负载电压VLOAD′。
请参阅图7、图9(a)及图9(b)，利用图7中的存储器单元电路50进行图9(a)及图9(b)中所示的数据写入与读取方法则其步骤如下。写入方法如图9(a)所示，在步骤60中，输入第一电压Vpp′至第一偏压信号BIAS以关闭第一偏压开关S1′，并输入接地电压Vss至字线信号ZWL′以选取存储单元X1′，输入第一电压Vpp′至模式选择信号PGM′以开启第一写入开关SP1′而使第一数据D1′输入存储单元X1′的一端，并输入第一电压Vpp′至存储单元X1′的另一端(在图7中标示为VCP′之处)，以对存储单元X1′的浮动栅极进行数据的储存。
读取方法如图9(b)所示，在步骤62中，输入第一偏压Vb至第一偏压信号BIAS以开启第一偏压开关S1′，并输入接地电压Vss至字线信号ZWL′以选取存储单元X1′，输入接地电压Vss至模式选择信号PGM′以关闭第一写入开关SP1′，并输入第二电压Vdd′至存储单元X1′的一端(在图7中标示VCP′之处)且输入接地电压Vss至参考电流单元54的源极，以使存储单元X1′的另一端及参考电流单元54的漏极分别产生第一电流I1′及参考电流IREF。
请参阅图8及图9(a)及图9(b)，利用图8中的存储器单元电路50进行图9(a)及图9(b)中所示的数据写入与读取方法，其步骤如下所述。写入方法如图9(a)所示，在步骤60中，输入接地电压Vss至第一偏压信号BIAS以关闭第一偏压开关S1′，并输入第一电压Vpp′至字线信号WL′以选取存储单元X1′，输入第一电压Vpp′至模式选择信号PGM′以开启第一写入开关SP1′而使第一数据D1′输入存储单元X1′的一端，并输入第一电压Vpp′至存储单元X1′的另一端(在图8中标示为VSP′之处)，以对存储单元X1′的浮动栅极进行数据的储存。
读取方法如图9(b)所示，在步骤62中，输入第一偏压Vb至第一偏压信号BIAS以开启第一偏压开关S1′，并输入第二电压Vdd′至字线信号WL′以选取存储单元X1′，输入接地电压Vss至模式选择信号PGM′以关闭第一写入开关SP1′，并输入第二电压Vdd′至参考电流单元54的源极(在图8中标示VCP′之处)且输入接地电压Vss至存储单元X1′的一端(在图8中标示VSP′之处)，以使存储单元X1′的另一端及参考电流单元54的漏极分别产生第一电流I1′及参考电流IREF。
相较于已知技术使用感应放大器进行数据感应方法，本发明的数据感应方法是利用由存储单元所产生的电流来对负载节点进行充放电，以便在该负载节点感应出负载电压而将储存于该存储单元中的数据读取出来，由于本发明无须如已知技术使用感应放大器的数据感应方法一般包括预先充电、数据感应、及数据锁定等的复杂的电路操作，因此不需要占有大量面积的控制电路来进行时序控制，而仅需简单的控制电路即可完成操作。
以上所述仅为本发明的较佳实施例，凡根据本发明权利要求书所做的同等变化与修饰，都属于本发明的覆盖范围。
权利要求
1.一种存储器单元电路，其包括第一存储单元，用来储存非易失的第一数据，以便在该存储器单元电路处于读取模式(Read Mode)时输出对应于第一数据的第一电流；第二存储单元，用来储存非易失的第二数据，以便在该存储器单元电路处于该读取模式时输入对应于第二数据的第二电流；偏压电路，耦合至第一存储单元及第二存储单元，用于在该存储器单元电路处于该读取模式时从第一存储单元输入第一电流并输出第二电流至第二存储单元；以及放大电路，耦合至该偏压电路的负载节点，用于在第一电流及第二电流的差对该负载节点进行充放电而感应出负载电压时，输入并放大该负载电压，以输出对应于第一数据的输出信号。
2.如权利要求1所述的存储器单元电路，其中该偏压电路包括第一偏压开关及第二偏压开关，第一偏压开关耦合于第一存储单元及该负载节点之间以控制第一电流的输入，第二偏压开关耦合于第二存储单元及该负载节点之间以控制第二电流的输出。
3.如权利要求2所述的存储器单元电路，其中第一存储单元及第二存储单元是具有堆叠栅结构的快闪存储单元(Flash Memory Cell)，该快闪存储单元包括控制栅极、浮动栅极及二端点。
4.如权利要求3所述的存储器单元电路，其还包括写入数据输入端，该写入数据输入端能够输入该存储器单元电路处于写入模式(Program Mode)时将要储存于第一存储单元中的第一数据。
5.如权利要求4所述的存储器单元电路，其还包括反相器、第一写入开关及第二写入开关，该写入数据输入端耦合至该反相器的输入端，第一写入开关耦合于该写入数据输入端及第一存储单元之间以控制第一数据的输入，第二写入开关耦合于该反相器的输出端及第二存储单元之间以控制第二数据的输入，而第一及第二数据是互补的。
6.如权利要求5所述的存储器单元电路，其还包括电源供应器与偏压电压电路，该电源供应器能够提供第一电压、第二电压、及接地电压，其中第一电压的电位高于第二电压，该偏压电压电路提供第一偏压及第二偏压，当第一偏压用来控制第一偏压开关以使其开启时能够让第一偏压开关处于理想偏压以防止读取干扰(Read Disturb)的产生，当第二偏压用来控制第二偏压开关以使其开启时能够让第二偏压开关处于理想偏压以防止读取干扰的产生。
7.如权利要求6所述的存储器单元电路，其还包括控制电路，该控制电路能够提供模式选择信号耦合至第一及第二写入开关以控制其开启；字线信号耦合至第一及第二存储单元的控制栅极；第一偏压信号耦合至第一偏压开关以控制其开启；以及第二偏压信号耦合至第二偏压开关以控制其开启。
8.如权利要求7所述的存储器单元电路，其中第一及第二写入开关为NMOS晶体管，第一及第二存储单元为P型通道快闪存储单元，第一偏压开关为PMOS晶体管，第二偏压开关为NMOS晶体管。
9.如权利要求8所述的存储器单元电路，当该存储器单元电路处于该写入模式时，第一偏压信号能够输入第一电压至第一偏压开关以使其关闭，第二偏压信号能够输入该接地电压至第二偏压开关以使其关闭，该字线信号能够输入该接地电压以选取第一及第二存储单元，该模式选择信号能够输入第一电压至第一及第二写入开关以使其开启而分别使第一及第二数据输入第一及第二存储单元的一端，而第一电压则能够输入第一及第二存储单元的另一端，以分别对第一及第二存储单元的浮动栅极进行数据的储存。
10.如权利要求8所述的存储器单元电路，当该存储器单元电路处于该读取模式时，第一偏压信号能够输入第一偏压至第一偏压开关以使其开启，第二偏压信号能够输入第二偏压至第二偏压开关以使其开启，该字线信号能够输入该接地电压以选取第一及第二存储单元，该模式选择信号能够输入该接地电压至第一及第二写入开关以使其关闭，第二电压能够输入第一存储单元的一端且该接地电压能够输入第二存储单元的一端，以使第一及第二存储单元的另一端分别产生第一及第二电流。
11.如权利要求7所述的存储器单元电路，其中第一及第二写入开关为NMOS晶体管，第一及第二存储单元为N型通道快闪存储单元，第一偏压开关为PMOS晶体管，第二偏压开关为NMOS晶体管。
12.如权利要求11所述的存储器单元电路，当该存储器单元电路处于该写入模式时，第一偏压信号能够输入第一电压至第一偏压开关以使其关闭，第二偏压信号能够输入该接地电压至第二偏压开关以使其关闭，该字线信号能够输入第一电压以选取第一及第二存储单元，该模式选择信号能够输入第一电压至第一及第二写入开关以使其开启而分别使第一及第二数据输入第一及第二存储单元的一端，而第一电压则能够输入第一及第二存储单元的另一端，以分别对第一及第二存储单元的浮动栅极进行数据的储存。
13.如权利要求11所述的存储器单元电路，当该存储器单元电路处于该读取模式时，第一偏压信号能够输入第一偏压至第一偏压开关以使其开启，第二偏压信号能够输入第二偏压至第二偏压开关以使其开启，该字线信号能够输入第二电压以选取第一及第二存储单元，该模式选择信号能够输入该接地电压至第一及第二写入开关以使其关闭，第二电压能够输入第一存储单元的一端且该接地电压能够输入第二存储单元的一端，以使第一及第二存储单元的另一端分别产生第一及第二电流。
14.一种存储器单元电路，其包括第一存储单元，用来储存非易失的第一数据，以便在该存储器单元电路处于读取模式时输出对应于第一数据的第一电流；参考电流单元，用于在该存储器单元电路处于该读取模式时输入参考电流；偏压电路，耦合至第一存储单元及该参考电流单元，用于在该存储器单元电路处于该读取模式时从第一存储单元输入第一电流并输出该参考电流至该参考电流单元；以及放大电路，耦合至该偏压电路的负载节点，用于在第一电流及该参考电流的差对该偏压电路的负载节点进行充放电而感应出负载电压时输入并放大该负载电压，以输出对应于第一数据的输出信号。
15.如权利要求14所述的存储器单元电路，其中该偏压电路包括第一偏压开关，第一偏压开关耦合于第一存储单元及该负载节点之间以控制第一电流的输入。
16.如权利要求15所述的存储器单元电路，其中第一存储单元是具有堆叠栅结构的快闪存储单元，该快闪存储单元包括控制栅极、浮动栅极及二端点。
17.如权利要求16所述的存储器单元电路，其还包括写入数据输入端，该写入数据输入端能够输入该存储器单元电路处于写入模式时将要储存于第一存储单元中的第一数据。
18.如权利要求17所述的存储器单元电路，其还包括第一写入开关，第一写入开关耦合于该写入数据输入端及第一存储单元之间以控制第一数据的输入。
19.如权利要求18所述的存储器单元电路，其还包括电源供应器及偏压电压电路，该电源供应器能够提供第一电压、第二电压、及接地电压，其中第一电压的电位高于第二电压，该偏压电压电路提供第一偏压，当第一偏压用来控制第一偏压开关以使其开启时能够让第一偏压开关处于理想偏压以防止读取干扰的产生。
20.如权利要求19所述的存储器单元电路，其还包括控制电路，该控制电路能够提供模式选择信号耦合至第一写入开关以控制其开启；字线信号耦合至第一存储单元的控制栅极；以及第一偏压信号耦合至第一偏压开关以控制其开启。
21.如权利要求20所述的存储器单元电路，其中第一写入开关为NMOS晶体管，第一存储单元为P型通道快闪存储单元，第一偏压开关为PMOS晶体管，该参考电流单元为NMOS晶体管且其栅极耦合至固定的参考电压以产生该参考电流。
22.如权利要求21所述的存储器单元电路，当该存储器单元电路处于该写入模式时，第一偏压信号能够输入第一电压至第一偏压开关以使其关闭，该字线信号能够输入该接地电压以选取第一存储单元，该模式选择信号能够输入第一电压至第一写入开关以使其开启而使第一数据输入第一存储单元的一端，而第一电压则能够输入第一存储单元的另一端，以对第一存储单元的浮动栅极进行数据的储存。
23.如权利要求21所述的存储器单元电路，当该存储器单元电路处于该读取模式时，第一偏压信号能够输入第一偏压至第一偏压开关以使其开启，该字线信号能够输入该接地电压以选取第一存储单元，该模式选择信号能够输入该接地电压至第一写入开关以使其关闭，第二电压能够输入第一存储单元的一端，以使第一存储单元的另一端产生第一电流。
24.如权利要求20所述的存储器单元电路，其中第一写入开关为NMOS晶体管，第一存储单元为N型通道快闪存储单元，第一偏压开关为NMOS晶体管，该参考电流单元为PMOS晶体管且其栅极耦合至固定的参考电压以产生该参考电流。
25.如权利要求24所述的存储器单元电路，当该存储器单元电路处于该写入模式时，第一偏压信号能够输入该接地电压至第一偏压开关以使其关闭，该字线信号能够输入第一电压以选取第一存储单元，该模式选择信号能够输入第一电压至第一写入开关以使其开启而使第一数据输入第一存储单元的一端，而第一电压则能够输入第一存储单元的另一端，以对第一存储单元的浮动栅极进行数据的储存。
26.如权利要求24所述的存储器单元电路，当该存储器单元电路处于该读取模式时，第一偏压信号能够输入第一偏压至第一偏压开关以使其开启，该字线信号能够输入第二电压以选取第一存储单元，该模式选择信号能够输入该接地电压至第一写入开关以使其关闭，该接地电压能够输入第一存储单元的一端，以使第一存储单元的另一端产生第一电流，此时第一电流为一负值。
27.一种使用于存储器单元电路的数据写入与读取的方法，该存储器单元电路包括第一存储单元，用来储存非易失的第一数据；第二存储单元，用来储存非易失的第二数据；第一写入开关，耦合至第一存储单元，用来控制第一数据的输入；第二写入开关，耦合至第二存储单元，用来控制第二数据的输入；以及偏压电路，其包括第一偏压开关、第二偏压开关及负载节点，第一偏压开关耦合于第一存储单元及该负载节点之间，第二偏压开关耦合于第二存储单元及该负载节点之间；该方法包括开启第一及第二写入开关并关闭第一及第二偏压开关使得该存储器单元电路处于写入模式，以将第一数据写入第一存储单元，并将第二数据写入第二存储单元；以及关闭第一及第二写入开关并开启第一及第二偏压开关使得该存储器单元电路处于读取模式，以便从第一存储单元输出对应于第一数据的第一电流至该偏压电路，且从该偏压电路输出对应于第二数据的第二电流至第二存储单元，并利用第一电流及第二电流的差对该负载节点进行充放电以感应出负载电压。
28.如权利要求27所述的方法，其中该存储器单元电路还包括放大电路，耦合至该偏压电路的负载节点，该方法还包括在该存储器单元电路处于该读取模式时利用该放大电路放大该负载电压，以输出对应于第一数据的输出信号。
29.如权利要求28所述的方法，其中第一存储单元及第二存储单元是具有堆叠栅结构的快闪存储单元，该快闪存储单元包括控制栅极、浮动栅极及二端点。
30.如权利要求29所述的方法，其中该存储器单元电路还包括写入数据输入端，该方法还包括利用该写入数据输入端输入该存储器单元电路处于该写入模式时将要储存于第一存储单元中的第一数据。
31.如权利要求30所述的方法，其中该存储器单元电路还包括反相器，该写入数据输入端耦合至该反相器的输入端，第一写入开关耦合于该写入数据输入端及第一存储单元之间以控制第一数据的输入，第二写入开关耦合于该反相器的输出端及第二存储单元之间以控制第二数据的输入，而第一及第二数据是互补的。
32.如权利要求31所述的方法，其中该存储器单元电路还包括电源供应器与偏压电压电路，该电源供应器能够提供第一电压、第二电压、及接地电压，其中第一电压的电位高于第二电压，该偏压电压电路提供第一偏压及第二偏压，当第一偏压用来控制第一偏压开关以使其开启时能够让第一偏压开关处于理想偏压以防止读取干扰的产生，当第二偏压用来控制第二偏压开关以使其开启时能够让第二偏压开关处于理想偏压以防止读取干扰的产生。
33.如权利要求32所述的方法，其中该存储器单元电路还包括控制电路，该方法还包括利用该控制电路提供模式选择信号耦合至第一及第二写入开关以控制其开启；字线信号耦合至第一及第二存储单元的控制栅极；第一偏压信号耦合至第一偏压开关以控制其开启；以及第二偏压信号耦合至第二偏压开关以控制其开启。
34.如权利要求33所述的方法，其中第一及第二写入开关为NMOS晶体管，第一及第二存储单元为P型通道快闪存储单元，第一偏压开关为PMOS晶体管，第二偏压开关为NMOS晶体管。
35.如权利要求34所述的方法，当该存储器单元电路处于该写入模式时，该方法还包括输入第一电压至第一偏压信号以关闭第一偏压开关，并输入该接地电压至第二偏压信号以关闭第二偏压开关；以及输入该接地电压至该字线信号以选取第一及第二存储单元，输入第一电压至该模式选择信号以开启第一及第二写入开关而分别使第一及第二数据输入第一及第二存储单元的一端，并输入第一电压至第一及第二存储单元的另一端，以分别对第一及第二存储单元的浮动栅极进行数据的储存。
36.如权利要求34所述的方法，当该存储器单元电路处于该读取模式时，该方法还包括输入第一偏压至第一偏压信号以开启第一偏压开关，输入第二偏压至第二偏压信号以开启第二偏压开关；以及输入该接地电压至该字线信号以选取第一及第二存储单元，输入该接地电压至该模式选择信号以关闭第一及第二写入开关，并输入第二电压至第一存储单元的一端且输入该接地电压至第二存储单元的一端，以使第一及第二存储单元的另一端分别产生第一及第二电流。
37.如权利要求33所述的方法，其中第一及第二写入开关为NMOS晶体管，第一及第二存储单元为N型通道快闪存储单元，第一偏压开关为PMOS晶体管，第二偏压开关为NMOS晶体管。
38.如权利要求37所述的方法，当该存储器单元电路处于该写入模式时，该方法还包括输入第一电压至第一偏压信号以关闭第一偏压开关，并输入该接地电压至第二偏压信号以关闭第二偏压开关；以及输入第一电压至该字线信号以选取第一及第二存储单元，输入第一电压至该模式选择信号以开启第一及第二写入开关而分别使第一及第二数据输入第一及第二存储单元的一端，并输入第一电压至第一及第二存储单元的另一端，以分别对第一及第二存储单元的浮动栅极进行数据的储存。
39.如权利要求37所述的方法，当该存储器单元电路处于该读取模式时，该方法还包括输入第一偏压至第一偏压信号以开启第一偏压开关，输入第二偏压至第二偏压信号以开启第二偏压开关；以及输入第二电压至该字线信号以选取第一及第二存储单元，输入该接地电压至该模式选择信号以关闭第一及第二写入开关，并输入第二电压至第一存储单元的一端且输入该接地电压至第二存储单元的一端，以使第一及第二存储单元的另一端分别产生第一及第二电流。
40.一种使用于存储器单元电路的数据写入与读取的方法，该存储器单元电路包括第一存储单元，用来储存非易失的第一数据；参考电流单元，用来提供参考电流；第一写入开关，耦合至第一存储单元，用来控制第一数据的输入；以及偏压电路，其包括第一偏压开关及负载节点，第一偏压开关耦合于第一存储单元及该负载节点之间，该负载节点耦合至该参考电流单元；该方法包括开启第一写入开关并关闭第一偏压开关使得该存储器单元电路处于写入模式，以将第一数据写入第一存储单元；以及关闭第一写入开关并开启第一偏压开关使得该存储器单元电路处于读取模式，以便从第一存储单元输出对应于第一数据的第一电流至该偏压电路，且从该偏压电路输出该参考电流至该参考电流单元，并利用第一电流及该参考电流的差对该负载节点进行充放电以感应出负载电压。
41.如权利要求40所述的方法，其中该存储器单元电路还包括放大电路，耦合至该偏压电路的负载节点，该方法还包括在该存储器单元电路处于该读取模式时利用该放大电路放大该负载电压，以输出对应于第一数据的输出信号。
42.如权利要求41所述的方法，其中第一存储单元是具有堆叠栅结构的快闪存储单元，该快闪存储单元包括控制栅极、浮动栅极及二端点。
43.如权利要求42所述的方法，其中该存储器单元电路还包括写入数据输入端，该方法还包括利用该写入数据输入端输入该存储器单元电路处于写入模式时将要储存于第一存储单元中的第一数据。
44.如权利要求43所述的方法，其中该存储器单元电路还包括第一写入开关，第一写入开关耦合于该写入数据输入端及第一存储单元之间以控制第一数据的输入。
45.如权利要求44所述的方法，其中该存储器单元电路还包括电源供应器及偏压电压电路，该电源供应器能够提供第一电压、第二电压、及接地电压，其中第一电压的电位高于第二电压，该偏压电压电路提供第一偏压，当第一偏压用来控制第一偏压开关以使其开启时能够让第一偏压开关处于理想偏压以防止读取干扰的产生。
46.如权利要求45所述的方法，其中该存储器单元电路还包括控制电路，该方法还包括利用该控制电路提供模式选择信号耦合至第一写入开关以控制其开启；字线信号耦合至第一存储单元的控制栅极；以及第一偏压信号耦合至第一偏压开关以控制其开启。
47.如权利要求46所述的方法，其中第一写入开关为NMOS晶体管，第一存储单元为P型通道快闪存储单元，第一偏压开关为PMOS晶体管，该参考电流单元为NMOS晶体管且其栅极耦合至固定的参考电压以产生该参考电流，此时该参考电流为一正值。
48.如权利要求47所述的方法，当该存储器单元电路处于该写入模式时，该方法还包括输入第一电压至第一偏压信号以关闭第一偏压开关；以及输入该接地电压至该字线信号以选取第一存储单元，输入第一电压至该模式选择信号以开启第一写入开关而使第一数据输入第一存储单元的一端，并输入第一电压至第一存储单元的另一端，以对第一存储单元的浮动栅极进行数据的储存。
49.如权利要求47所述的方法，当该存储器单元电路处于该读取模式时，该方法还包括输入第一电压至第一偏压信号以开启第一偏压开关；以及输入该接地电压至该字线信号以选取第一存储单元，输入该接地电压至该模式选择信号以关闭第一写入开关，并输入第二电压至第一存储单元的一端，以使第一存储单元的另一端产生第一电流。
50.如权利要求46所述的方法，其中第一写入开关为NMOS晶体管，第一存储单元为N型通道快闪存储单元，第一偏压开关为NMOS晶体管，该参考电流单元为PMOS晶体管且其栅极耦合至固定的参考电压以产生该参考电流，此时该参考电流为一负值。
51.如权利要求50所述的方法，当该存储器单元电路处于该写入模式时，该方法还包括输入该接地电压至第一偏压信号以关闭第一偏压开关；以及输入第一电压至该字线信号以选取第一存储单元，输入第一电压至该模式选择信号以开启第一写入开关而使第一数据输入第一存储单元的一端，并输入第一电压至第一存储单元的另一端，以对第一存储单元的浮动栅极进行数据的储存。
52.如权利要求50所述的方法，当该存储器单元电路处于该读取模式时，该方法还包括输入第一偏压至第一偏压信号以开启第一偏压开关；以及输入第二电压至该字线信号以选取第一存储单元，输入该接地电压至该模式选择信号以关闭第一写入开关，并输入该接地电压至第一存储单元的一端，以使第一存储单元的另一端产生第一电流。
全文摘要
本发明提供一种数据感应方法，其包括以下步骤关闭第一及第二写入开关并开启第一及第二偏压开关，以便从第一存储单元输出对应于第一数据的第一电流至偏压电路，且从该偏压电路输出对应于第二数据的第二电流至第二存储单元，并利用第一电流及第二电流的差对负载节点进行充放电以感应出负载电压。
文档编号G11C7/06GK1521759SQ0310444
公开日2004年8月18日 申请日期2003年2月14日 优先权日2003年2月14日
发明者许佑铭, 黄志豪 申请人:力旺电子股份有限公司