专利名称：可正确写入数据的半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，更具体地说，涉及包含多个存储单元的半导体存储装置，各个存储单元具有两个存储区域。
参照图22，存储单元阵列具备多个非易失性存储单元MC、多根位线BL和多根字线WL。
多根字线WL排列成行，多根位线BL排列成列。
多个非易失性存储单元MC分别与字线WL和位线BL的交点对应配置。同一行配置的多个非易失性存储单元MC串联，其栅极与同一字线WL连接。位线BL排列成通过邻接的2个非易失性存储单元MC的连接点。
非易失性存储单元MC具有2个存储区域L1及L2。
图23是图22中的非易失性存储单元的截面图。
参照图23，非易失性存储单元包括半导体基片1、2个扩散位线(以下称扩散层)7A及7B、氧化膜8及10、氮化膜9以及控制栅极21。
2个扩散层7A及7B按规定的间隔在半导体基片1的主表面上形成。氧化膜8位于半导体基片1上，在2个扩散层之间形成。氮化膜9在氧化膜8上形成。氧化膜10在氮化膜9上形成。控制栅极21在氧化膜10上形成。
非易失性存储单元可以分别在氮化膜9内的存储区域L1及L2中积蓄电子。即，NROM通过在一个单元内的2个不同物理位置积蓄电子，可以在每个单元存储2位的数据。
另外，氮化膜9内部的存储区域L1及L2中积蓄的电子不能在氮化膜9内自由移动，而只限于在各存储区域L1及L2内。这是因为氮化膜9是绝缘膜。
如上所述半导体存储装置可以容易且廉价地制造。另外，如图22所示，采用图23的非易失性存储单元的存储单元阵列形成扩散位线和字线正交的结构。此时邻接的存储单元的扩散位线可以共用。因此，与传统的快擦写EEPROM比较，可以减小存储单元阵列的面积。
以下，说明对非易失性存储单元MC的各存储区域L1、L2进行的数据的写入动作及读出动作。
图24～图27表示对非易失性存储单元内的2个存储区域进行的数据的写入动作及读出动作。
参照图24，非易失性存储单元MC的栅极与字线WL连接。另外，非易失性存储单元MC也与位线BL0及BL1连接。如图24及图25所示，非易失性存储单元MC在位线BL0侧具有存储区域L1，如图26及图27所示，在位线BL1侧具有存储区域L2。
首先说明存储区域L1的写入动作。参照图24，向存储区域L1写入数据时，位线BL0的电位维持写入电位VCCW，位线BL1的电位维持接地电位GND。其结果，写入电流Ifw从位线BL0通过非易失性存储单元MC流入位线BL1。此时向存储区域L1写入数据。
以下，说明存储区域L1的数据的读出动作。参照图25，读出存储区域L1的数据时，位线BL0的电位维持接地电位GND，位线BL1的电位维持读出电位VCCR。其结果，读出电流Ifr从位线BL1流入位线BL0。此时读出存储区域L1的数据。
如上所述，在存储区域L1中，写入动作时的电流方向和读出动作时的电流方向相反。
以下，说明存储区域L2的写入动作。参照图26，向存储区域L2写入数据时，位线BL0的电位维持接地电位GND，位线BL1的电位维持写入电位VCCW。其结果，写入电流Irw从位线BL1流入位线BL0。此时向存储区域L2写入数据。
以下，说明存储区域L2的数据的读出动作。参照图27，读出存储区域L2的数据时，位线BL0的电位维持读出电位VCCR，位线BL1的电位维持接地电位GND。其结果，读出电流Irr从位线BL0流入位线BL1。此时读出存储区域L2的数据。
如上所述，存储区域L2中，写入动作时的电流方向和读出动作时的电流方向也相反。而且，向存储区域L1写入时和向存储区域L2写入时，写入动作时流过的电流相反。同样，存储区域L1的数据读出时和存储区域L2的数据读出时，流过的电流也相反。
因而，在NROM的写入动作中，对各位线BL的电位控制显得很重要。
图28是对具有图22的存储单元阵列的非易失性存储单元的写入动作进行说明的图。
参照图28，说明向图中的非易失性存储单元MC1的存储区域L1写入H电平的数据的情况。
选择字线WL1，位线BL1的电位维持写入电压VCCW，位线BL2的电位维持接地电位GND。此时，非易失性存储单元MC1中，写入电流Ifw从与位线BL1连接的结点流入与位线BL2连接的结点。其结果，向存储区域L1写入数据。此时，注意与非易失性存储单元MC1邻接的非易失性存储单元MC0，若位线BL0的电位比位线BL1的电位低，则非易失性存储单元MC0中流过无用电流I1。无用电流I1不仅妨碍省电力化，而且可以成为在存储单元阵列中导致误动作的要因。因而，在NROM的写入动作中，各位线BL的电位控制显得很重要。
而且，以NROM为代表的半导体存储装置中，传统的技术只能一次向存储单元写入1位，有处理量低的问题。
本发明的半导体存储装置包括行方向上排列的多根字线、列方向上排列的多根位线、多个存储单元以及写入电路。多个存储单元配置在行方向及列方向上，各自具有至少一个存储数据的存储区域。写入电路向多个存储单元写入多个数据。行方向上配置的多个存储单元串联，其栅极与其行方向上配置的字线连接，多根位线与多个存储单元对应地连接，多个存储单元分别根据存储区域中积蓄的电荷量存储3位以上的多个数据。写入电路包括位线选择电路和电位供给电路。位线选择电路选择与作为写入动作的对象的存储单元连接的多根位线。电位供给电路向选择的多根位线供给与多个数据的组合对应的多个规定电位。在选择的多根位线中，电位供给电路向与作为写入动作的对象的存储单元的漏极连接的位线，供给规定的第1电位，向与作为写入动作的对象的存储单元的源极连接的位线，供给与多个数据的组合对应确定的第2电位。
从而，本发明的半导体存储装置可以供给电位，以响应向作为写入对象的存储单元的源极写入的多个数据的组合。因而，3位以上的数据可以存储在一个存储单元内。其结果，可提高处理量。另外，位线选择电路选择多根位线，电位供给电路可以向各个位线供给不同的电位。因而，可以向与想进行数据的写入读出的存储单元连接的位线供给规定的电位。另外，与非数据的写入读出对象的存储单元连接的位线处于浮置状态。因而，可防止电流向非数据的读出写入对象的存储单元流出。
本发明的半导体存储装置包括形成主表面的半导体基片、具有多个存储单元的存储单元阵列以及向从多个存储单元中选择的存储单元施加写入电位的写入电路。存储单元包括第1及第2导电区域、沟道区域、第1绝缘膜、电荷存储膜、第2绝缘膜、导电层。第1及第2导电区域在半导体基片的主表面形成。沟道区域处于半导体基片的主表面，在第1导电区域和第2导电区域之间形成，在写入动作时产生沟道热电子。第1绝缘膜处于半导体基片的主表面，在沟道区域上形成。电荷存储膜在第1绝缘膜上形成，具有多个存储区域。第2绝缘膜在电荷存储膜上形成。导电层在第2绝缘膜上形成。在写入动作时，写入电路将存储单元的第1导电区域和第2导电区域之间的电位差设定成响应写入存储单元的多个数据的组合的电位差。
从而，本发明的半导体存储装置，响应存储单元的第1导电区域和第2导电区域之间的电位差，可以写入多个数据。因而，可以提高处理量。
本发明的半导体存储装置包括具有主表面的第1导电型的半导体基片；第2导电型的多个第1导电区域，以规定的间隔形成于半导体基片的主表面；第1导电型的多个第2导电区域，其形成于半导体基片的主表面且分别形成于多个第1导电区域的各个区域内；多个存储单元阵列，分别形成于多个第2导电区域的各个区域内。多个存储单元阵列分别包含多个存储单元。多个存储单元分别包括半导体基片的主表面上形成的第3及第4导电区域；沟道区域，其处于半导体基片的主表面，在第3导电区域和第4导电区域之间形成，在写入动作时产生沟道热电子；第1绝缘膜，其处于半导体基片的主表面，在沟道区域上形成；电荷存储膜，在第1色缘膜上形成，具有多个存储区域；电荷存储膜上形成的第2绝缘膜；在第2绝缘膜上形成的导电层。在多个第1导电区域和多个第2导电区域中供给有规定的电位。
其结果，本发明的半导体存储装置的构造中，通过对存储单元阵列块进行逐块擦除，可以实现半导体基片电位的高速变化并缩短擦除时间。
而且，通过形成多个存储单元阵列块，与传统的构造相比，可以减小扩散位线和半导体基片之间的接合容量。
图3是说明本发明实施例的半导体存储装置的数据存储方法的其他示例的图。
图4是说明
图1的存储区域中俘获的数据的读出方法的图。
图5是说明图2的存储区域中俘获的数据的读出方法的图。
图6是说明图3的存储区域中俘获的数据的读出方法的图。
图7是说明图1所示写入动作完成后的非易失性存储单元的擦除动作的图。
图8是说明图2所示写入动作完成后的非易失性存储单元的擦除动作的图。
图9是说明图3所示写入动作完成后的非易失性存储单元的擦除动作的图。
图10是表示可对存储单元阵列块进行逐块擦除动作的半导体存储装置的全体构成的电路图。
图11是图10中的线段XI-XI的截面图。
图12是表示本发明实施例的半导体存储装置的构成的概略方框图。
图13是说明图12中的写入读出电路进行的写入动作的一例的方框图。
图14是说明图12中的写入读出电路进行的写入动作的其他例的方框图。
图15是说明图12中的写入读出电路进行的读出动作的一例的方框图。
图16是表示图12中的写入读出电路及存储单元阵列的详细结构的电路图。
图17是表示图16的第2电位发生电路400的结构的电路图。
图18是表示图16中的计时电路500的构成的电路图。
图19是表示本发明实施例2的半导体存储装置内的写入读出电路及存储单元阵列的详细构成的电路图。
图20是表示图19中的第2电位发生电路600的构成的电路图。
图21是表示图19中的计时电路700的构成的电路图。
图22是表示传统的非易失性半导体存储装置的存储单元阵列的构成的电路图。
图23是图22中的非易失性存储单元的截面图。
图24是表示对非易失性存储单元内的存储区域L1进行数据的写入动作的图。
图25是表示对非易失性存储单元内的存储区域L1进行数据的读出动作的图。
图26是表示对非易失性存储单元内的存储区域L2进行数据的写入动作的图。
图27是表示对非易失性存储单元内的存储区域L2进行数据的读出动作的图。
图28是说明具有图22的存储单元阵列的非易失性存储单元的写入动作的图。
具体实施例方式
以下，参照图面详细说明本发明的实施例。另外，图中相同或相当的部分赋予同一符号，不重复其说明。
图1～图3是说明本发明实施例的半导体存储装置的数据存储方法的图。
图1～图3具有与图23所示非易失性存储单元的截面图相同的结构。另外，图23所示氧化膜8、氮化膜9和氧化膜10在图1～图3中汇总为ONO(Oxide-Nitride-Oxide氧化物-氮化物-氧化物)膜22这里，说明向非易失性存储单元的存储区域L2写入数据的情况参照图1，非易失性存储单元的控制栅极21施加7V的电压，扩散层7B施加5V的电压，扩散层7A施加0V的电压。以下，图1～图3的扩散层7B称为漏极，扩散层7A称为源极。另外，此时半导体基片1施加0V的电压。
从图1～图3中的漏极向源极延伸的箭头方向表示电流的流向，其粗细表示电流的大小。
此时，在半导体基片1和控制栅极21之间产生第1电场，沿从源极延伸到漏极的沟道的纵向产生第2电场。借助第2电场，电子从源极向沟道引出，并向漏极加速。电子在向沟道的纵向移动时积蓄能量。电子在到达漏极附近时积蓄了最大的能量。因而加速的电子称为热电子。热电子在漏极附近注入ONO膜22内的存储区域L2。
因而，该注入的电子量取决于漏极-源极电压。即，电子可被俘获到与由漏极-源极电压获得的能量相当的不纯度为止。因而，即使写入时间延长到某一定时间以上，存储区域中俘获的电子量的增加也变得迟缓，表现出饱和特性。
以下，参照图2，与图1比较，向源极施加的电压不是0V而是1V。向其他控制栅极21、半导体基片1、漏极施加的电压与图1相同。
此时，与图1比较，漏极-源极电压减少。即，提供给热电子的能量比图1的情况少。其结果，图2中存储区域L2中俘获的电子量比图1少。
以下，参照图3，向源极施加的电压为2V。向其他控制栅极21、半导体基片1、漏极施加的电压与图1及图2相同。
此时，与图1及图2比较，图3的漏极-源极电压进一步减少。其结果，图3中存储区域L2中俘获的电子量比图1及图2更少。
如上所述，写入动作时，通过调整供给非易失性存储单元的漏极-源极电压，可调整存储区域俘获的电子量。通过产生包含有图1～图3中的电子的俘获状态以及未写入状态的4个状态的电子俘获状态，使非易失性存储单元具有4级的阈值。因而，存储区域L2中可积蓄2位的数据。而且，在存储区域L1中也与存储区域L2的情况相同，通过控制漏极-源极电压，可以存储2位的数据。其结果，通过漏极-源极间电压的控制，各非易失性存储单元可以积蓄4位的数据。
另外，图1～图3中在减少俘获的电子量时调整了源极电压，但是也可通过固定源极电压，降低漏极电压来减少存储区域L2俘获的电子量。另外，通过降低向控制栅极21施加的电压，也可减少存储区域L2俘获的电子量。
以上的说明中，作为俘获电子的区域说明了ONO膜，但是俘获电子的区域也可以是绝缘层和俘获层的任意组合。另外，俘获电子的区域也可以是层叠的绝缘层和俘获层。在层叠的情况下，具有这样的特性，即上层的俘获层俘获的电子很难被抽出到下层。
另外，以下的本实施例的说明中，说明调整源极电压的方法。
图4～图6是说明图1～图3中的存储区域L2所俘获的数据的读出方法的图。
图4表示图1所示写入动作完成后的非易失性存储单元的读出动作。参照图4，向非易失性存储单元的扩散层7A施加1.5V的电压。另外，向扩散层7B施加0V的电压。向控制栅极21施加3V的电压，向半导体基片1施加0V的电压。因而，写入动作中，电流从扩散层7B流入扩散层7A，相对地，读出动作中，电流从扩散层7A流入扩散层7B。即，写入动作和读出动作中，电流的流向相反。通过以上的动作，可将存储区域L2存储的电子量作为阈值检出。
图5表示图2所示写入动作完成后的非易失性存储单元的读出动作。图5与图4一样，向扩散层7A施加1.5V的电压，向扩散层7B施加0V的电压，向控制栅极21施加3V的电压。其结果，可执行存储区域L2存储的数据的读出动作。
图6表示图3所示写入动作完成后的非易失性存储单元的读出动作。图6也施加与图4及图5相同的电压，读出存储区域L2中存储的数据。
如上所述，读出动作中，通过检出存储区域L2俘获的电子量作为阈值，可以读出多级俘获的电子量。
图7～图9是说明图1～图3中存储区域L2中俘获的数据的擦除方法的图。
图7说明图1所示写入动作完成后的非易失性存储单元的擦除动作，图8说明图2所示写入动作完成后的非易失性存储单元的擦除动作，图9说明图3所示写入动作完成后的非易失性存储单元的擦除动作。参照图7～图9，擦除动作中，在图7～图9的任意一个场合，向控制栅极21施加例如-6V的负电压，向半导体基片1施加例如4V的正电压。另外，扩散层7A及7B都为浮置状态。其结果，存储区域L2中俘获的电子被抽出到半导体基片1。这样，本发明实施例的半导体存储装置中，由于擦除动作通过从非易失性存储单元的绝缘膜(ONO膜)抽出俘获的电子进行，因而不会引起过擦除。
如上所述，擦除动作时，由于向基片方向抽出电子，半导体存储装置形成使半导体基片以擦除位的单位独立分离的结构。具体地说，非易失性存储单元形成在N型硅上时，N型硅用P型硅包围，与其他区域分离。另外，非易失性存储单元形成在P型硅上时，P型硅用N型硅包围，与其他区域分离。
图10表示可对存储单元阵列块逐块进行擦除动作的半导体存储装置的全体结构的电路图。
参照图10，半导体存储装置50包括多个存储单元阵列块MA1-MA4、多个行解码器RD1-RD4、多个列解码器CD1-CD4、多个分配解码器DD1-DD4、擦除电位发生电路51。
多个存储单元阵列块MA1-MA4各自包括未图示的多根字线、多根位线、多个存储单元。行解码器RD1接受地址信号，指定存储单元阵列块MA1内的行地址。另外，列解码器CD1接受地址信号，指定存储单元阵列MA1内的列地址。同样，行解码器RD2及列解码器CD2分别指定存储单元阵列块MA2内的行地址、列地址。行解码器RD3及列解码器CD3分别指定存储单元阵列块MA3内的行地址、列地址。行解码器RD4及列解码器CD4分别指定存储单元阵列块MA4内的行地址、列地址。
擦除电位发生电路51在擦除动作时向各存储单元阵列块MA1-MA4供给擦除电位VCCE。分配解码器DD1接受擦除电位VCCE和接地电位GND，在写入动作时，通过信号线DL1将接地电位GND供给存储单元阵列块MA1。另外，分配解码器DD1在擦除动作时，通过信号线DL1向存储单元阵列块MA1供给擦除电位VCCE。分配解码器DD2-DD4也分别通过信号线DL2-DL4对存储单元阵列块MA2-MA4进行与分配解码器DD1同样的动作。
图11是图10中的线段XI-XI的截面图。
参照图11，在p型的半导体基片52的主表面上以规定的间隔形成n阱3 3、37、41、45。在半导体基片52的主表面，还在n阱33的区域内形成p阱32。同样，在半导体基片5 2的主表面，还在n阱37、41、45的区域内分别形成p阱36、40、44。
p阱32相当于图10中的存储单元阵列块MA1的区域。另外，p阱36相当于图10中的存储单元阵列块MA2的区域。p阱40相当于图10中的存储单元阵列块MA3的区域。p阱44相当于图10中的存储单元阵列块MA4的区域。信号线DL1分别与p阱32内的高浓度区域31和n阱33内的高浓度区域30连接。另外，信号线DL2与p阱36内的高浓度区域35和n阱37内的高浓度区域34连接。信号线DL3与p阱40内的高浓度区域39和n阱41内的高浓度区域38连接。信号线DL4与n阱45内的高浓度区域42和p阱44内的高浓度区域43连接。另外，向半导体基片52供给接地电位GND。
说明具有以上的构成的半导体存储装置的擦除动作。
首先，半导体存储装置50中，进行写入读出动作时，分配解码器DD1-DD4分别向存储单元阵列块MA1-MA4供给接地电位GND。其结果，各存储单元阵列块MA1-MA4中，不会发生电子被抽到半导体基片52。
以下，半导体存储装置50中，只对存储单元阵列块MA1进行擦除动作时，分配解码器DD1对p阱32及n阱33输出从擦除电位发生电路51输出的擦除电位VCCE。另一方面，其他分配解码器DD2-DD4向各存储单元阵列块MA2-MA4供给接地电位GND。其结果，仅仅对相当于存储单元阵列块MA1的区域p阱32及n阱33，可以供给擦除电位。因而，可以仅仅对存储单元阵列块MA1内的多个存储单元进行擦除动作。
同样，可以选择存储单元阵列块MA2-MA4的任意的存储单元阵列块，仅仅对选择存储单元阵列块内的存储单元进行擦除动作。
本发明的半导体存储装置中采用的存储单元，与具有浮置栅极的非易失性存储单元比较，栅极和半导体基片之间距离较短。因此，传统的半导体存储装置的构造中，擦除时的栅极-半导体基片间电压大。因而，传统的半导体存储装置中，若单独使电位变化，则电位变化的时间长，效率低下。
本发明的半导体存储装置的构造中，通过对存储单元阵列块进行逐块擦除，可高速变化半导体基片电位，缩短擦除时间。
而且，通过形成多个存储单元阵列块，与传统的构造相比，可减小扩散位线和半导体基片之间的接合容量。
以下说明俘获如上所述多级电子的电路。
图12是表示本发明实施例的半导体存储装置的构成的概略方框图。
参照图12，半导体存储装置100包括地址信号输入端子2、数据信号端子3、控制信号输入端子4、地址输入缓冲器5、数据输入输出缓冲器6、控制信号缓冲器17、控制电路18、写入读出电路220、行解码器11、存储单元阵列12。
地址输入缓冲器5接受从地址信号输入端子2输入的外部地址信号，输出内部地址信号A0-An。
数据输入输出缓冲器6通过数据信号端子3与外部进行数据交换控制信号缓冲器17通过控制信号输入端子4接收外部控制信号，输出内部控制信号。控制电路18接受内部控制信号，输出用以控制存储单元阵列12全体的各种信号。
存储单元阵列12包括排列成行的多根字线、排列成列的多根位线、行列状配置的多个非易失性存储单元。存储单元阵列12中配置有行解码器11。
行解码器11接受从地址输入缓冲器5输出的内部地址信号A0-An，选择字线。
写入读出电路220接受从地址信号输出的内部地址信号A0-An、数据输入输出缓冲器6输出的数据信号DQ以及控制电路18输出的控制信号，对存储单元阵列12内的多个非易失性存储单元进行写入动作。另外，写入读出电路220接受内部地址信号A0-An和控制信号，对存储单元阵列12内的多个非易失性存储单元进行读出动作。读出的数据通过数据输入输出缓冲器6及数据信号端子3向外部输出。
图13是说明图12中的写入读出电路的写入动作的一例的方框图参照图13，写入读出电路220包括第1控制电路200、第2控制电路300、多个第1开关电路SW50-SW54、多个第2开关电路SW60-SW64。
第1开关电路SW50-54与第1控制电路200连接。另外，第2开关电路SW60-64与第2控制电路300连接。
存储单元阵列12包括多根位线BL0-BL4、多个非易失性存储单元MC0-MC3以及字线WL。另外，图13中为了便于说明，简化了存储单元阵列12的电路构成，实际上，如图22所示，包括多根字线、多根位线以及多个非易失性存储单元。
位线BL0与第1开关电路SW50和第2开关电路SW60连接。同样，位线BL1与第1开关电路SW51和第2开关电路SW61连接。位线BL2与第1开关电路SW52和第2开关电路SW62连接。位线BL3与第1开关电路SW53和第2开关电路SW63连接。位线BL4与第1开关电路SW54和第2开关电路SW64连接。
现在，向非易失性存储单元MC1的存储区域L2写入H电平的数据，向存储单元MC2的存储区域L1写入H电平的数据。此时，写入读出电路220内的第1控制电路200接受地址信号A0-An，导通第1开关电路SW52，向位线BL2供给写入电位VCCW。另外，第2控制电路300接受地址信号A0-An和数据信号DQ，导通第2开关电路SW61和SW63，向位线BL1和BL3供给源极电位Vg。其结果，存储单元MC1和MC2写入了响应写入电位VCCW和源极电位Vg的电位差的数据。其他位线BL0和BL4由于未连接到第1控制电路200和第2控制电路300，因而保持浮置状态。其结果，没有写入电流流过。
14图是说明图12中的写入读出电路的写入读出动作的其他例的方框图。
参照图14，对向非易失性存储单元MC1的存储区域L2写入H电平的数据，向存储单元MC2的存储区域L1写入L电平的数据的动作进行说明。此时，写入读出电路220内的第1控制电路200接受地址信号A0-An，导通第1开关电路SW52。第1控制电路200向位线BL2供给读出电位VCCW。另外，第2控制电路300接受地址信号A0-An和数据信号DQ，只导通第2开关电路SW61，向位线BL1供给源极电位Vg。其结果，存储单元MC1写入了H电平的数据，MC2中没有写入电流流过。
同样，向非易失性存储单元MC1的存储区域L2写入L电平的数据，向存储单元MC2的存储区域L1写入L电平的数据时，第1控制电路200的动作与图13及图14相同，第2控制电路300导通所有第2开关电路SW60-SW64。其结果，存储单元MC1及MC2中没有写入电流流过。
另外，图14中，位线分别配置了2个开关电路，但是也可配置一个。此时，控制电路中配置有写入电位VCCW及源极电位Vg的供给解码器。
图15是说明图12中的写入读出电路的读出动作的一例的方框图参照图15，对非易失性存储单元MC1的存储区域L2的数据和非易失性存储单元MC2的存储区域L1的数据的读出动作进行说明。
此时，写入读出电路220内的第1控制电路200接受地址信号A0-An，导通第1开关电路SW52。此时第1控制电路200向位线BL2供给接地电位Vs。另外，第2控制电路300接受地址信号A0-An，导通第2开关电路SW61和SW63，将位线BL1和BL3分别与未图示的读出放大器连接。其结果，读出存储单元MC1和MC2的数据。
图16是表示图12中的写入读出电路及存储单元阵列的详细构成的电路图。
参照图16，第1控制电路200包括多个逻辑门210～218和第1电位发生电路201。
逻辑门210～213的每一个都接受3个输入端子的地址信号A0-An，输出AND逻辑运算结果。逻辑门214接受逻辑门210的输出信号和与逻辑门210邻接的未图示逻辑门的输出信号，输出AND逻辑运算结果。同样，逻辑门215接受逻辑门210的输出信号和逻辑门211的输出信号，输出AND逻辑运算结果。逻辑门216接受逻辑门211的输出信号和逻辑门212的输出信号，输出AND逻辑运算结果。逻辑门217接受逻辑门212的输出信号和逻辑门213的输出信号，输出AND逻辑运算结果。逻辑门218接受逻辑门213的输出信号和与逻辑门213邻接的未图示逻辑门的输出信号，输出AND逻辑运算结果。
第1电位发生电路201包括N沟道MOS晶体管QN201和QN202。晶体管QN201连接到规定的写入电位结点VCCW和输出结点N201之间，其栅极输入写入信号WRITE。另外，晶体管QN202连接到接地结点GND和输出结点N201之间，其栅极输入读出信号READ。
第1开关电路SW50-SW54由N沟道MOS晶体管构成。第1开关电路SW50连接到位线BL0和输出结点N201之间，其栅极输入逻辑门214的输出信号。第1开关电路SW51连接到位线BL1和输出结点N201之间，其栅极输入逻辑门215的输出信号。第1开关电路SW52连接到位线BL2和输出结点N201之间，其栅极输入逻辑门216的输出信号。第1开关电路SW53连接到位线BL3和输出结点N201之间，其栅极输入逻辑门217的输出信号。第1开关电路SW54连接到位线BL4和输出结点N201之间，其栅极输入逻辑门218的输出信号。
存储单元阵列12包括多根字线WL、多根位线BL0-BL4以及多个非易失性存储单元阵列MC。
第2开关电路SW65-SW69分别由N沟道MOS晶体管构成。第2开关电路SW65连接到位线BL0和数据输入输出线/IO之间。第2开关电路SW66连接到位线BL1和数据输入输出线/IO之间。第2开关电路SW67连接到位线BL2和数据输入输出线/IO之间。第2开关电路SW68连接到位线BL3和数据输入输出线/IO之间。第2开关电路SW69连接到位线BL4和数据输入输出线/IO之间。
第2控制电路350包括第2电位发生电路400、计时电路500、N沟道MOS晶体管76-85、逻辑门311-329。
晶体管QN76连接到第2开关电路SW65的栅极和信号线TB之间。晶体管QN77连接到第2开关电路SW65的栅极和信号线TA之间。同样，晶体管QN78连接到第2开关电路SW66的栅极和信号线TB之间，晶体管QN79连接到第2开关电路SW66的栅极和信号线TA之间。晶体管QN80连接到第2开关电路SW67的栅极和信号线TB之间，晶体管QN81连接到第2开关电路SW67的栅极和信号线TA之间。晶体管QN82连接到第2开关电路SW68的栅极和信号线TB之间，晶体管QN83连接到第2开关电路SW68的栅极和信号线TA之间。晶体管QN84连接到第2开关电路SW69的栅极和信号线TB之间，晶体管QN85连接到第2开关电路SW69的栅极和信号线TA之间。
逻辑门320接受逻辑门316的输出信号和逻辑门311的输出信号，向晶体管QN76的栅极输出AND逻辑运算结果。逻辑门321接受与逻辑门316邻接的未图示逻辑门的输出信号和逻辑门311的输出信号，向晶体管QN77的栅极输出AND逻辑运算结果。逻辑门322接受逻辑门317的输出信号和逻辑门312的输出信号，向晶体管QN78的栅极输出AND逻辑运算结果。逻辑门323接受逻辑门316的输出信号和逻辑门312的输出信号，向晶体管QN79的栅极输出AND逻辑运算结果。逻辑门324接受逻辑门318的输出信号和逻辑门313的输出信号，向晶体管QN80的栅极输出AND逻辑运算结果。逻辑门325接受逻辑门317的输出信号和逻辑门313的输出信号，向晶体管QN81的栅极输出AND逻辑运算结果。逻辑门326接受逻辑门319的输出信号和逻辑门314的输出信号，向晶体管QN82的栅极输出AND逻辑运算结果。逻辑门327接受逻辑门318的输出信号和逻辑门314的输出信号，向晶体管QN83的栅极输出AND逻辑运算结果。逻辑门328接受与逻辑门319邻接的未图示逻辑门的输出信号和逻辑门315的输出信号，向晶体管QN84的栅极输出AND逻辑运算结果。逻辑门329接受逻辑门319的输出信号和逻辑门315的输出信号，向晶体管QN85的栅极输出AND逻辑运算结果。
图17是表示图16的第2电位发生电路400的构成的电路图。
参照图17，第2电位发生电路400包括N沟道MOS晶体管QN401～QN404，读出放大器510、511，解码电路403，电平发生电路120及121，锁存电路LT21-LT24。
晶体管QN403连接到数据输入输出线IO和电平发生电路120之间，其栅极接受写入信号WRITE。晶体管QN401连接到数据输入输出线IO和读出放大器510之间，其栅极接受读出信号READ。晶体管QN402连接到数据输入输出线/IO和读出放大器511之间，其栅极接受读出信号READ。晶体管QN404连接到数据输入输出线/IO和电平发生电路121之间，其栅极接受写入信号WRITE。
锁存电路LT21-LT24在写入动作时，向非易失性存储单元的各存储区域L1或L2分别锁存应存储的数据信号DQ1-DQ4。锁存电路LT21锁存数据信号DQ1，锁存电路LT22锁存数据信号DQ2。另外，锁存电路LT23锁存数据信号DQ3，锁存电路LT24锁存数据信号DQ4。电平发生电路120及121可发生4种电位。另外，其中的1种是浮置电位。电平发生电路120选择响应锁存电路LT21及LT22中存储的数据信号DQ1及DQ2的组合的电位，作为源极电压输出。同样，电平发生电路121选择响应锁存电路LT23及LT24存储的数据信号DQ3及DQ4的组合的电位，作为源极电压输出。
解码电路403在读出动作时，根据读出放大器510、511输出的检知结果，输出4位的数据。
图18是表示图16中的计时电路500的构成的电路图。
参照图18，计时电路500包括多个锁存电路LT11-LT14、选择器501、502以及开关计时器503。
锁存电路LT11及LT12分别存储存储单元MC的存储区域L2中存储的数据。锁存电路LT13及LT14分别存储存储单元MC的存储区域L1中存储的数据。
开关计时器503分别输出H电平的脉冲信号即开关信号SS1和L电平的信号即开关信号SS2。选择器501接受开关计时器503输出的2个开关信号SS，向信号线TB输出响应锁存电路LT11及LT12中锁存的数据的组合的开关信号SS。同样，选择器502接受开关计时器503输出的2个开关信号SS，向信号线TA输出响应锁存电路LT13及LT14中锁存的数据的组合的开关信号SS。
在具有以上电路结构的非易失性半导体存储装置中，说明图16中的存储单元MC1的存储区域L2、存储单元MC2的存储区域L1以及数据写入时的写入读出电路220的动作。
写入信号WRITE变为H电平时，通过地址信号A0-An，逻辑门211的输出信号和逻辑门212的输出信号都变为H电平。其结果，逻辑门216的输出信号变为H电平，第1开关电路SW52导通。
另外，通过地址信号A0-An，逻辑门317的输出信号和逻辑门318的输出信号都变为H电平。因而，逻辑门322的输出信号和逻辑门327的输出信号都变为H电平。其结果，晶体管QN78和晶体管QN83都被导通。
另外，此时数据信号线对IO及/IO的电位如下决定。
第2电位发生电路400内的电平发生电路120，将由锁存电路LT21及LT22中锁存的数据信号DQ1及DQ2的组合所选择的电压作为源极电压，向数据信号线IO输出。
同样，电平发生电路121将由锁存电路LT23及LT24中锁存的数据信号DQ3及DQ4的组合所选择的电压作为源极电压，向数据信号线/IO输出。
另一方面，第2开关电路SW66在由信号线TB传达的开关信号SS1为H电平的期间导通开关，其结果，位线BL1的电位维持源极电位。同样，第2开关电路SW68在由信号线TA传达的开关信号SS1为H电平的期间导通开关，其结果位线BL3的电位维持源极电位。
其他第2开关电路SW65、SW67、SW69保持截止。因而，位线BL2的电位维持写入电位VCCW。
因而，在非易失性存储单元MC1中，与非易失性存储单元MC1连接的位线BL1及BL2中，位线BL2维持写入电压(漏极电压)VCCW，位线BL1维持由电平发生电路120输出的源极电压。因而，非易失性存储单元MC1内的存储区域L2俘获响应位线BL2和BL1之间的漏极-源极电压的电子量。另外，非易失性存储单元MC2中，与非易失性存储单元MC2连接的位线BL2及BL3中，位线BL2维持上述的漏极电压，位线BL3维持由电平发生电路121输出的源极电压。因而，非易失性存储单元MC2内的存储区域L1俘获响应位线BL2和BL3之间的漏极-源极电压的电子量。
另外，由于存储单元MC1采用N沟道MOS晶体管，因而通过俘获电位可提高阈值，而存储单元MC1采用P沟道MOS晶体管时，可通过俘获空穴提高阈值。
同样，由信号线TA传达的开关信号SS由锁存电路LT13及LT14中锁存的数据的组合决定。
通过以上的动作，在存储单元MC1的存储区域L2及存储单元MC2的存储区域L1中可分别存储2位的数据。
以下，说明存储单元MC1的存储区域L2的数据和存储单元MC2的存储区域L1的数据的读出动作。
读出信号READ被激活时，即使在读出动作中第1开关电路SW52也导通，其他第1开关电路SW50、SW51、SW53、SW54截止。另外，第1电位发生电路201内的晶体管QN202导通，输出结点N201的电位维持接地电位GND。
另外，与写入动作一样，第2开关电路SW66及SW68被导通。另外，此时，从未图示的写入电位VCCW结点供给读出电位VCCR，信号线TA的电位及信号线TB的电位共同维持读出电位VCCR。
其结果，从位线BL1通过存储单元MC1向位线BL2流入电流，对存储单元MC1的存储区域L2进行读出动作。另外，从位线BL3通过存储单元MC2向位线BL2流入电流，对存储单元MC2的存储区域L1进行读出动作。
第2电位发生电路400中，由于激活了读出信号READ，因而晶体管QN401及QN402被导通。因而，读出放大器510与数据输入输出线/IO连接，读出放大器511与数据输入输出线/IO连接。
因而，读出放大器510检出从位线BL1流入存储单元MC1的电流，检出结果输出到解码电路403。另外，读出放大器511检出从位线BL3流入存储单元MC2的电流，检出结果向解码电路403输出。解码电路403将读出放大器510输出的检出结果解码成2位的数据。另外，解码电路403将读出放大器511输出的检出结果也解码成2位的数据。
通过以上的动作，可同时读出4位的数据。
本发明实施例的半导体存储装置，通过使源极电压变化，可以进行4位的数据的同时写入动作。也可以进行4位的数据的同时读出动作。因而，提高了处理量。另外，采用写入数据控制位线BL的电位以便能够同时写入4位的数据，因而，写入读出电路可配置在存储单元阵列外的周围部分。从而可减少存储单元阵列内的元件数。另外，在写入时，利用数据输入输出线对IO及/IO，进行位线的电位控制。其结果，可减少存储单元阵列内的元件数。
实施例1的半导体存储装置中，同时进行4位的写入动作，但是采用非易失性存储单元的2个存储区域，也可以同时进行3位的写入动作。
图19是本发明实施例2的半导体存储装置内的写入读出电路及存储单元阵列的详细构成的电路图。
参照图19，与图16比较，设置第2电位发生电路600取代第2电位发生电路400。另外，设置计时电路700取代计时电路500。
其他电路构成与图16相同，因而不重复其说明。
图20是表示图19中的第2电位发生电路600的构成的电路图。
参照图20，第2电位发生电路600与图17的第2电位发生电路400比较，包含有解码电路601，以取代解码电路403。另外，还包括电平发生电路150、开关电路160及161、开关控制电路151以及锁存电路LT50-LT52。
解码电路601根据读出放大器510的检出结果和读出放大器511的检出结果，输出3位的数据。
晶体管QN403连接到数据输入输出线IO和开关电路160之间，其栅极接受写入信号WRITE。晶体管QN404连接到数据输入输出线/IO和开关电路161之间，其栅极接受写入信号WRITE。
电平发生电路150向信号线VL1和VL2输出不同的电压。开关电路160及161共同与信号线VL1及VL2连接。另外，开关电路160与开关控制线SWL1及SWL2连接。开关电路161与开关控制线SWL3及SWL4连接。
锁存电路LT50-LT52在写入动作时，分别锁存非易失性存储单元的2个存储区域中存储的数据信号DQ50-DQ52。
开关控制电路151在写入动作时，根据锁存电路LT50-LT52锁存的数据信号DQ50-DQ52的组合，控制开关电路160及161。
开关控制电路151用数据信号DQ50和数据信号DQ51的组合控制开关电路160。具体地说，数据信号DQ50及数据信号DQ51都是H电平时，开关电路160选择信号线VL1，连接晶体管QN403和信号线VL1。另外，数据信号DQ50是L电平，数据信号DQ51是H电平时，开关电路160选择信号线VL2，连接晶体管QN403和信号线VL2。另外，数据信号DQ51是L电平时，则与数据信号DQ50的逻辑电平无关，开关电路160对信号线VL1及VL2两者都不选择。因而，此时数据输入输出线IO成为浮置状态。
同样，数据信号DQ52是H电平，数据信号DQ51是L电平时，开关电路161选择信号线VL1，连接晶体管QN404和信号线VL1。另外，数据信号DQ52及数据信号DQ51都是L电平时，开关电路161选择信号线VL2。另外，数据信号DQ51是H电平时，则与数据信号DQ52的逻辑电平无关，开关电路161对信号线VLI及VL2两者都不选择。因而，此时数据输入输出线/IO成为浮置状态。
通过以上方法，在写入动作时，通过2个存储区域中写入的3个数据的组合，向数据输入输出线IO及/IO输出规定的电压。即，根据写入数据的组合决定源极电压。
其他电路结构与图17相同，因而不重复说明。
图21是表示图19的计时电路700的结构的电路图。
参照图21，计时电路700包括选择器701及702、开关计时器703、锁存电路LT71-LT73。
锁存电路LT71-LT73锁存相互邻接的2个存储单元MC的不同存储区域中存储的数据。例如，图19中的存储单元MC1的存储区域L2和存储单元MC2的存储区域L1中存储3个数据时，锁存电路LT71-LT73分别锁存该3个数据信号DQ50-DQ52。
开关计时器703分别输出作为规定期间H电平的脉冲的开关信号SS3及维持L电平的开关信号SS4。选择器701接受开关计时器703输出的2个开关信号SS，向信号线TB输出响应锁存电路LT71及LT72锁存的数据的组合的开关信号SS。同样，选择器702接受开关计时器703输出的2个开关信号SS，向信号线TA输出响应锁存电路LT72及LT73锁存的数据的组合的开关信号SS。
具有以上的电路构成的写入读出电路的动作与实施例1相同，因而不重复其说明。
本发明实施例的半导体存储装置，通过使源极电压变化可以进行3位数据的同时写入动作。另外，也可以进行3位数据的同时读出动作。因而，可提高处理量。另外，采用写入数据控制位线BL的电位以便可同时写入3位的数据，因而，写入读出电路可以配置在存储单元阵列外的周围部分。因而，可减少存储单元阵列内的元件数。另外，在写入时，利用数据输入输出线对IO及/IO控制位线的电位。其结果，可减少存储单元阵列内的元件数。
应明白这次公开的所有实施例是示例而不是进行限制。本发明的范围不是上述的实施例，而是由权利要求的范围决定，其包含与权利要求的范围等同的范围及该范围包含的所有变更。
权利要求
1.一种半导体存储装置，包括行方向上排列的多根字线，列方向上排列的多根位线，配置在行方向及列方向上，各自具有至少一个存储数据的存储区域的多个存储单元，以及向上述多个存储单元写入多个数据的写入电路；上述行方向上配置的上述多个存储单元串联，其栅极与其行方向上配置的字线连接，上述多根位线与上述多个存储单元对应地连接，上述多个存储单元分别根据上述存储区域中积蓄的电荷量存储3位以上的多个数据；上述写入电路包括位线选择电路，选择与作为写入动作的对象的存储单元连接的多根位线，电位供给电路，向上述选择的多根位线供给与上述多个数据的组合对应的多个规定电位，在上述选择的多根位线中，上述电位供给电路向与作为写入动作的对象的存储单元的漏极连接的位线供给规定的第1电位，向与作为上述写入动作的对象的存储单元的源极连接的位线供给与上述多个数据的组合对应确定的第2电位。
2.如权利要求1所述的半导体存储装置，其特征在于，上述位线选择电路从上述连续排列的多个存储单元中，选择与作为写入动作的对象的相互邻接的2个存储单元连接的多根位线，在上述选择的多根位线中，上述电位供给电路向与作为上述写入动作的对象的相互邻接的2个存储单元的漏极连接的1根或2根位线供给上述第1电位，向与作为上述写入动作的对象的相互邻接的2个存储单元的源极连接的1根或2根位线供给与上述多个数据的组合对应确定的第2电位。
3.如权利要求1所述的半导体存储装置，其特征在于，上述电位供给电路包括输出上述第1电位的第1电位发生电路，输出上述第2电位的第2电位发生电路；上述第2电位发生电路包括发生多个电位的多个电位发生电路，选择电路，根据上述多个数据的组合，从上述多个电位中选择与上述多个数据组合对应的电位作为上述第2电位。
4.一种半导体存储装置，包括形成主表面的半导体基片，具有多个存储单元的存储单元阵列，以及向从上述多个存储单元中选择的存储单元施加写入电位的写入电路；上述存储单元包括第1及第2导电区域，在半导体基片的主表面形成，沟道区域，处于上述半导体基片的主表面，在上述第1导电区域和上述第2导电区域之间形成，在写入动作时产生沟道热电子，第1绝缘膜，处于上述半导体基片的主表面，在上述沟道区域上形成，电荷存储膜，在上述第1绝缘膜上形成，具有多个存储区域，第2绝缘膜，在上述电荷存储膜上形成，导电层，在上述第2绝缘膜上形成；在写入动作时，上述写入电路将上述存储单元的上述第1导电区域和上述第2导电区域之间的电位差设定成响应写入上述存储单元的多个数据的组合的电位差。
5.一种半导体存储装置，包括具有主表面的第1导电型的半导体基片，第2导电型的多个第1导电区域，以规定的间隔形成于上述半导体基片的主表面，上述第1导电型的多个第2导电区域，其形成于上述半导体基片的主表面且分别形成于上述多个第1导电区域的各个区域内，多个存储单元阵列，分别形成于上述多个第2导电区域的各个区域内；多个存储单元阵列分别包含上述多个存储单元，上述多个存储单元分别包括半导体基片的主表面上形成的第3及第4导电区域，沟道区域，其处于上述半导体基片的主表面，在上述第3导电区域和上述第4导电区域之间形成，在写入动作时产生沟道热电子，第1绝缘膜，其处于上述半导体基片的主表面，在上述沟道区域上形成，电荷存储膜，在上述第1绝缘膜上形成，具有多个存储区域，第2绝缘膜，在上述电荷存储膜上形成，导电层，在上述第2绝缘膜上形成；在上述多个第1导电区域和上述多个第2导电区域中供给有规定的电位。
全文摘要
向存储单元阵列12内的非易失性存储单元MC1的存储区域L2和非易失性存储单元MC2的存储区域L1存储多个数据时，第1控制电路200导通开关电路SW52，向位线BL2供给规定的写入电位VCCW。另外，第2控制电路300导通开关电路SW61和SW63，根据各个存储单元存储的数据量，向位线BL1和BL2分别输出源极电位Vg。
文档编号G11C16/26GK1459862SQ03104318
公开日2003年12月3日 申请日期2003年1月30日 优先权日2002年5月23日
发明者大石司 申请人:三菱电机株式会社