专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置。
现有技术随着IC的集成化及低电压化的发展，在半导体存储装置的存储时被保持的电荷量减小，与此相伴，存在一种在半导体存储装置中，容易发生在存储时所保持的电荷的正负性受α线等放射线及漏电流的影响而发生变化的现象(所谓软错误)的倾向。因此，近年来要求一种在实现集成化及低电压化的同时具有优异的耐软错误性的半导体存储装置。
与此相关，在被写入的数据在保持电源供应的条件下被保存的静态RAM(以下表示为SRAM)中，与具备了高电阻负荷型或TFT负荷型存储单元的SRAM相比，一般H侧的存储节点在非常低的阻抗下与电源连接，因而已知具备了全CMOS型(大容量6晶体管型)的存储单元的SRAM具有优异的耐软错误性。该SRAM的各存储单元具有分别具备了2个n型大容量存取晶体管和n型大容量激励晶体管及p型大容量负载晶体管的构造。不过，在上述SRAM中，随着近年来低电压化及单元大小的细微化，由于存储单元蓄存电荷(电压×电容)趋小，因而软错误也成为一个问题。
图24的(a)～(d)是有关全CMOS型存储单元中的软错误的发生过程的说明图。该存储单元90一般具有6个晶体管单元构造。图24的(a)表示存储单元90中一般的数据保持状态，在该状态下，通过由第1及第2负载晶体管93及95与第1及第2激励晶体管94及96构成的倒相器的锁存动作，单元节点N1及N2分别被保持在H电平及L电平。此时具有H电平的单元节点N1通过处于通路状态的第1负载晶体管93与被提供电源电压(VDD)的输入端子91连接，此外具有L电平的单元节点N2通过处于通路状态的第2激励晶体管96与接地端子92连接。
对具有上述数据保持状态的存储单元90，如图24的(b)所示，在具有H电平的单元节点N1内瞬间涌入大电荷。这样，在单元节点N1中，不再追随向从基于第1负载晶体管93的电源电压(VDD)供给的电压电平的驱动。其结果是，单元节点N1转入L电平。
此外，如图24(c)所示，伴随着向单元节点N1的L电平的转移，通过第2负载晶体管94，单元节点N2被驱动至从电源电压(VDD)供给的电压电平。其结果是，具有通路状态的第2激励晶体管96切换为断路。
这样，通过单元节点N2被驱动至从电源电压(VDD)供给的电压电平，如图24(d)所示，为使单元节点N1被驱动至接地电平，具有断路状态的第1激励晶体管95切换为通路，接地端子92与单元节点N1连接。这样，存储单元90将持续保持错误数据。
作为发生这种软错误的对策，在具备了全CMOS型存储单元的SRAM中，有必要尤其通过0.18μm规则以后的设计规则，实施可确保规定以上的软错误耐性的对策。作为以往为确保软错误耐性的在半导体存储装置中采用的对策之一，已知的有在单元节点中附加充电容量。
有关向单元节点附加充电容量，已知的技术有在具有多个存储单元的半导体存储装置中，邻接的存储单元之间的电容器在互不相同的层内被形成，邻接的电容器的形成区域具有在平面上重叠的区域，由此较多地确保电容器电容(比如参照专利文献1)。此外已知的技术还有在静态型存储单元中，与驱动用MOSFET的源极区连接的GND配线覆盖信息转送用MOSFET及驱动用MOSFET而配置，在GND配线的上层，通过绝缘膜设置负荷用薄膜晶体管的源极区、沟道区及漏极区，与负荷用薄膜晶体管的源极区连接的电源配线被与字线平行配置，负荷用薄膜晶体管的沟道方向与位线平行形成，负荷用薄膜晶体管的漏极区在字线方向及位线方向上曲折形成，设有把GND配线及曲折的漏极区作为对置电极的静电电容部(比如专利文献2)。
(专利文献1)特开2001-77327号公报(第2-3页，图1)(专利文献2)特开平8-236645号公报(第4页，图1)然而，在上述的现有技术中，存在随着针对单元节点的充电容量的附加，单元面积增大的问题。尤其由于全CMOS型存储单元是一种6个MOS晶体管在同一平面上被设置的构造，因而其单元面积与具备了高电阻负荷型存储单元的SRAM相比也较大，因而进一步要求抑制单元面积。
此外同时，还存在随着针对单元节点的充电容量的附加，制造工序数增加，以及工序数的增加所带来的合格率下降的问题。
发明内容
本发明考虑到了上述技术课题，其目的是提供不增加单元面积及制造工序数，不发生随工序数的增加而带来的合格率下降，而在单元节点中附加充电容量，软错误耐性优异的半导体存储装置。
此外本发明的目的是提供针对单元节点的充电容量的附加所必需的制造工序数较少，可抑制随充电容量的附加而带来的合格率下降的半导体存储装置的制造方法。
本申请的权利要求1所涉及的发明的特征在于在具备了按阵列状配置的多个全CMOS型存储单元的半导体存储装置中，上述各存储单元具有第1负载晶体管及第1激励晶体管，其在被串联连接在电源电压线与接地电压线之间的同时，其栅极对同一配线被共同连接；第2负载晶体管及第2激励晶体管，其在与上述第1激励晶体管同样被串联连接在上述电源电压线与接地电压线之间的同时，其栅极对同一配线被共同连接；第1单元节点，其使上述第1负载晶体管中的活性区域与上述第1激励晶体管中的活性区域连接，而且连接于上述第2负载晶体管及第2激励晶体管的栅极；第2单元节点，其使上述第2负载晶体管中的活性区域与上述第2激励晶体管中的活性区域连接，而且连接于上述第1负载晶体管及第1激励晶体管的栅极；第1存取晶体管，其被连接在上述第1单元节点与第1位线之间，其栅极被连接于字线；第2存取晶体管，其被连接在上述第2单元节点和与上述第1位线成对的第2位线之间，其栅极被连接于上述字线；绝缘膜及导电膜，其为与上述第1及第2单元节点一同构成充电容量体，按照在该第1及第2单元节点的上侧，共同覆盖该单元节点双方，在第1及第2单元节点与导电膜之间裹夹绝缘膜的原则形成。
此外，本申请的权利要求2涉及的发明的特征在于在权利要求1涉及的发明中，在上述各存储单元中，上述第1及第2激励晶体管分别在形成于半导体基片上的两侧的第1导电型阱区的任意一方上被构成，同时上述第1及第2负载晶体管共同在形成于上述半导体基片上的中央的第2导电型阱区上被构成，上述第1单元节点按照跨越上述第1激励晶体管被构成的第1导电型阱区和上述第1负载晶体管被构成的第2导电型阱区的原则被配置，同时上述第2单元节点按照跨越上述第2激励晶体管中活性区域被构成的第1导电型阱区和第2负载晶体管被构成的第2导电型阱区的原则被配置。
此外，本申请的权利要求3涉及的发明的特征在于在权利要求1或2涉及的发明中，上述第1及第2单元节点通过在堆积于上述各晶体管上的层间绝缘膜内形成的沟槽中埋入导电材料而形成。
此外，本申请的权利要求4涉及的发明的特征在于在权利要求1～3涉及的发明的任意一项中，对构成上述充电容量体的导电膜施加电源电压，上述导电膜与同上述各负载晶体管中的活性区域连接的电源电压供给用的接触配线的间隔被设定成短于上述导电膜与同上述各位线连接的接触配线及同上述各激励晶体管中的活性区域连接的接地电压供给用的接触配线的间隔。
此外，本申请的权利要求5涉及的发明的特征在于在权利要求1～3涉及的发明的任意一项中，对构成上述充电容量体的导电膜施加电源电压，上述导电膜按照与同上述各负载晶体管中的活性区域连接的电源电压供给用的接触配线连接的原则形成，作为上述电源电压线起作用。
此外，本申请的权利要求6涉及的发明的特征在于在权利要求1～3涉及的发明的任意一项中，对构成上述充电容量体的导电膜施加接地电压，上述导电膜与同上述各激励晶体管中的活性区域连接的接地电压供给用的接触配线的间隔被设定成短于上述导电膜与同上述各位线连接的接触配线及同上述各负载晶体管中的活性区域连接的电源电压供给用的接触配线的间隔。
此外，本申请的权利要求7涉及的发明的特征在于在权利要求1～3涉及的发明的任意一项中，对构成上述充电容量体的导电膜施加接地电压，上述导电膜按照与同上述各激励晶体管中的活性区域连接的接地电压供给用的接触配线连接的原则形成，作为上述接地电压线起作用。
此外，本申请的权利要求8涉及的特征在于在权利要求8涉及的发明中，上述导电膜及接地电压供给用的接触配线按照可与邻接的存储单元共享的原则形成。
此外，本申请的权利要求9涉及的发明的特征在于在权利要求1～8涉及的发明的任意一项中，上述第1及第2单元节点的表面按照从其外围面至少部分突出的原则形成。
此外，本申请的权利要求10涉及的发明的特征在于在权利要求1～9涉及的发明的任意一项中，上述第1及第2单元节点的表面呈粗糙状。
图1是典型的充电容量附加类型的全CMOS型存储单元的电路图。
图2(a)是表示本发明实施方式1涉及的存储单元制造工序中的状态的第1平面设计图，(b)是表示上述实施方式1涉及的存储单元制造工序中的状态的第2平面设计图，(c)是表示上述实施方式1涉及的存储单元制造工序中的状态的第3平面设计图，(d)是表示上述实施方式1涉及的存储单元制造工序中的状态的第4平面设计图，(e)是表示上述实施方式1涉及的存储单元制造工序中的状态的第5平面设计图。
图3是表示在沿图2(e)中的I-I线的断面中，上述存储单元制造工序中的各状态的附图。
图4是表示在沿图2(e)中的II-II线的断面中，上述存储单元制造工序中的各状态的附图。
图5是表示在沿图2(e)中的III-III线的断面中，上述存储单元制造工序中的各状态的附图。
图6是表示在沿图2(e)中的IV-IV线的断面中，上述存储单元制造工序中的各状态的附图。
图7是表示上述存储单元中包含的充电容量体形成过程中的各状态的纵向断面说明图。
图8(a)是表示与本发明实施方式2涉及的全CMOS型存储单元制造工序中图2(c)对应的状态的平面设计图，(b)是表示与上述实施方式2涉及的全CMOS型存储单元制造工序中图2(e)对应的状态的平面设计图。
图9是沿图8(b)中的V-V线的纵向断面说明图。
图10是沿图8(b)中的VI-VI线的纵向断面说明图。
图11是沿图8(b)中的VII-VII线的纵向断面说明图。
图12是沿图8(b)中的VIII-VIII线的纵向断面说明图。
图13是表示本发明实施方式3涉及的存储单元中包含的单元节点及充电容量体形成过程中的各状态的附图。
图14是表示本发明实施方式4涉及的存储单元中包含的单元节点及充电容量体形成过程中的各状态的附图。
图15是表示本发明实施方式5涉及的单元节点及充电容量体的各种变形例的附图。
图16是表示与本发明实施方式6涉及的全CMOS型存储单元制造工序中图2(c)对应的状态的平面设计图。
图17是表示与上述实施方式6涉及的全CMOS型存储单元制造工序中的图6(g)对应的状态的纵向断面说明图。
图18是上述实施方式6涉及的CMOS型存储单元的电路图。
图19是表示与本发明实施方式7涉及的全CMOS型存储单元制造工序中的图2(c)对应的状态的平面设计图。
图20是表示与上述实施方式7涉及的全CMOS型存储单元制造工序中的图6(g)对应的状态的纵向断面说明图。
图21是上述实施方式7涉及的CMOS型存储单元的电路图。
图22是表示与本发明实施方式8涉及的全CMOS型存储单元制造工序中的图2(c)对应的状态的平面设计图。
图23是表示在邻接的4个上述实施方式8涉及的全CMOS型存储单元中绝缘膜及导电膜被共享的形态的平面设计图。
图24表示现有的全CMOS型存储单元中的软错误的发生过程。
符号说明1 输入端子；2 接地端子；3 第1负载晶体管；4 第2负载晶体管；5 第1激励晶体管；6 第2激励晶体管；7 第1存取晶体管；8 第2存取晶体管；9 充电容量体；10 存储单元；11A，11B，11C，11D活性层；12A，12B，12C，12D 栅极配线；13A，13B，13C，13D，13E，13F，13G，13H，13I，13J 镶嵌配线；14 绝缘膜；15 导电膜；16A，16B，16C，16D，16E，16F，16G，16H 层叠通路接点；17A，17B，17C，17D，17E，17F，17G 1 层金属配线；18A，18B，18C，18D，18E，18F层叠通路接点；19A，19B，19C，19D，19E 2层金属配线；N1 第1单元节点；N2 第2单元节点。
实施方式以下参照附图对本发明的实施方式作以说明。此外在下文中，作为存储单元，以作为对称性高的单元被知晓的横长型存储单元为例作以说明。
实施方式1图1的(a)及(b)是软错误对策用的在单元节点中附加充电容量型的典型全CMOS型存储单元的电路图。图1的(a)及(b)所示的两个电路是等效电路，在图1的(a)中，各构成部件与横长型的存储单元的实际构造对应配置，此外另一方面，在图1的(b)中，各构成部件被按电路图简略化明了化的原则配置。
该存储单元10具有一般的6个晶体管单元构造，作为晶体管，具有第1p型大容量负载晶体管(以下称第1负载晶体管)3、第2p型大容量负载晶体管(以下称第2负载晶体管)4、第1n型大容量激励晶体管(以下称第1激励晶体管)5、第2n型大容量激励晶体管(以下称第2激励晶体管)6、第1n型大容量存取晶体管(以下称第1存取晶体管)7、第2n型大容量存取晶体管(以下称第2存取晶体管)8。
第1负载晶体管3及第1激励晶体管5在被提供电源电压VDD的电压输入端子1与接地端子2之间被串联连接，第1负载晶体管3的漏极与第1激励晶体管5的源极连接，此外第1负载晶体管3的源极与电压输入端子1连接，第1激励晶体管5的漏极与接地端子2连接，此外两个晶体管3、5的栅极对同一的配线被共同连接。
同样，第2负载晶体管4及第2激励晶体管6在被提供电源电压VDD的电压输入端子1与接地端子2之间被串联连接，第2负载晶体管4的漏极与第2激励晶体管6的源极连接，此外第2负载晶体管4的源极与电压输入端子1连接，第2激励晶体管6的漏极与接地端子2连接，此外两个晶体管4、6的栅极对同一的配线被共同连接。
此外第1存取晶体管7的漏极与第1负载晶体管3的漏极及第1激励晶体管5的源极所连接的配线连接，此外该源极与第1位线(BitL)连接，其栅极与字线(WL)连接。另一方面，第2存取晶体管8的漏极与第2负载晶体管4的漏极及第2激励晶体管6的源极所连接的配线连接，此外该源极与第2位线(Bit#L)连接，其栅极与字线(WL)连接。
此外存储单元10具有单元节点N1，其与第1负载晶体管3的漏极及第1激励晶体管5的源极连接，此外与第1存取晶体管7的漏极连接，还与第2负载晶体管4及第2激励晶体管6的栅极连接；单元节点N2，其与第2负载晶体管4的漏极及第2激励晶体管6的源极连接，此外与第2存取晶体管8的漏极连接，还与第1负载晶体管3及第1激励晶体管5的栅极连接。
此外该存储单元10具有充电容量电容器9，其为确保规定以上的软错误耐性，分别与单元节点N1及N2连接。详情后述，充电容量电容器9由单元节点N1及N2与相对这些单元节点形成的绝缘膜及导电膜构成，因而以下称为「充电容量体」。
图2的(a)～(e)分别是表示本发明实施方式1涉及的全CMOS型存储单元制造工序中各种状态的平面设计图。首先，图2(a)表示存储单元制造工序中的第1状态，这里，通过相对半导体基片实施阱形成、场形成、栅极形成等，构成图1所示的6个晶体管。更具体地说，第1、第2、第3及第4活性层11A、11B、11C、11D沿列方向(图中的上下方向)并联配置，第1活性层11A处于在半导体基片平面上的两侧形成的P阱区(第1导电型阱区)的一方(图中的左侧)，第2及第3活性层11B及11C处于在半导体基片平面上的中央形成的N阱区(第2导电型阱区)，此外第4活性层11D被配置在形成于半导体基片平面上的两侧的P阱区的另一方(图中右侧)。
此外如图2(a)所示，在这些活性层11A、11B、11C、11D的上侧，第1、第2、第3、第4栅极配线12A、12B、12C、12D沿行方向(图中的左右方向)并联形成。第1栅极配线1 2A按照横穿第1、第2、第3活性层11A、11B、11C的原则配置，第2栅极配线12B按照横穿第4活性层11D的原则配置，第3栅极配线12C按照横穿第1活性层11A的原则配置，第4栅极配线12D按照横穿第2、第3、第4活性层11B、11C、11D的原则配置。
如同参照各构成部件的配置与实际构造对应的图1(a)可看出的那样，在活性层11A、11B、11C、11D中，分别构成晶体管。即在第1活性层11A，构成第1激励晶体管5及第1存取晶体管7，在第2活性层11B，构成第1负载晶体管3。此外在第3活性层11C，构成第2负载晶体管4，在第4活性层11D，构成第2激励晶体管6及第2存取晶体管8。
根据这种构成，通过第1栅极配线12A，分别在活性层11A及11B构成的第1激励晶体管5及第1负载晶体管3达到相同电位，通过第4栅极配线12D，分别在活性层11C及11D构成的第2负载晶体管4及第2激励晶体管6达到相同电位。此外第2及第3栅极配线12B及12C分别与第4及第1活性层11D及11A一同构成第2及第1存取晶体管8及7。这些第2及第3栅极配线12B及12C与第2及第1存取晶体管8及7的栅极(未图示)是共同的。
接下来，图2(b)表示存储单元制造工序中的第2状态，在这里，由钨镶嵌配线(以下表示为W镶嵌线)组成的节点配线以及用于与字线(WL)/第1位线(BitL)/第2位线(Bit#L)/电源电压线(VddL)/接地电压线(VssL)连接的镶嵌配线被形成。
具体地说，成为把第1活性层11A的一端部(第1激励晶体管5的源极)导向接地电压线VssL的接地电压供给用的接触配线的镶嵌配线13A、成为把第2活性层11B的一端部(第1负载晶体管3的源极)导向电源电压线VddL的电源电压供给用的接触配线的镶嵌配线13B、把第4活性层11D的一端部(第2存取晶体管8的源极)导向第2位线Bit#L的镶嵌配线13C、把栅极配线12C的一端部(第1存取晶体管7的栅极)导向第1位线BitL的镶嵌配线13D、连接第1活性层11A的中途部(第1存取晶体管7的漏极及第1激励晶体管5的漏极)与第2活性层11B的一端部(第1负载晶体管3的漏极)与栅极配线12D(连接第2负载晶体管4及第2激励晶体管6的栅极的栅极配线)的一端部的略呈L状的镶嵌配线13E、连接第4活性层11D的中途部(第2存取晶体管8的漏极及第2激励晶体管6的漏极)与第3活性层11C的一端部(第2负载晶体管4的漏极)与栅极配线12A(连接第1负载晶体管3及第1激励晶体管5的栅极的栅极配线)的一端部的略呈L状的镶嵌配线13F、把栅极配线12B的一端部(第2存取晶体管8的栅极)导向第2位线Bit#L的镶嵌配线13G、把第1活性层11A的一端部(第1存取晶体管7的源极)导向第1位线BitL的镶嵌配线13H、成为把第3活性层11C的一端部(第2负载晶体管4的源极)导向电源电压线VddL的电源电压供给用接触配线的镶嵌配线13I、成为把第4活性层11D的一端部(第2激励晶体管6的源极)导向接地电压线VssL的接地电压供给用接触配线的镶嵌配线13J被形成。
略呈L状的镶嵌配线13E及13F分别与图1所示的存储单元10中的单元节点N1及N2对应，如同从图2(b)可看出的那样，镶嵌配线13E按照连接第1负载晶体管3中的活性区(即第2活性层11B)与第1激励晶体管5中的活性区(即第1活性层11A)，跨越第1激励晶体管5被构成的P阱区与第1负载晶体管3被构成的N阱区的原则被配置，另一方面，镶嵌配线13F按照连接第2负载晶体管4中的活性区(即第3活性层11C)与第2激励晶体管6中的活性区(即第4活性层11D)，跨越第2激励晶体管6被构成的P阱区与上述第2负载晶体管4被构成的N阱区的原则被配置。
此外具备了本发明涉及的全CMOS型存储单元的SRAM虽然配置多个具备了上述配线构造的存储单元而构成，但除了镶嵌配线13E及13F，其它镶嵌配线13A、13B、13C、13D、13G、13H、13I、13J在邻接的存储单元之间被共享。
图2c表示存储单元制造工序中的第3状态，在这里，为用作软错误对策，充电容量被附加。具体地说，按照在图2(b)所示的梯段中的存储单元的上侧，只与作为单元节点N1及N2的L状镶嵌配线13E及13F接触的原则，设置形成了板状的绝缘膜14，此外在该绝缘膜14的表面，具有与绝缘膜14几乎相同形状的导电膜15被重叠。在这里，按照导电膜15与镶嵌配线13A、13C、13D、13G、13H、13J不接触的原则，在两者间分别保留足够的余量。
这样，在本实施方式1中，通过按照在单元节点N1及N2与导电膜15之间裹夹绝缘膜的原则在单元节点N1及N2上直接形成绝缘膜14及导电膜15，构成充电容量体，从而附加软错误对策用的充电容量。
图2(d)表示存储单元制造工序中的第4状态，多个1层金属配线被沿行方向设置。此外在该图2(d)中，为避免图面的复杂化，省略了活性层及栅极配线。具体地说，1层金属配线17A、17B、17C、17E、17F、17G分别通过层叠通路接点(以下称SV接点)16A、16B、16C、16F、16G、16H与镶嵌配线13A、13B、13C、13H、13I、13J连接。此外组成字线WL的1层金属配线17D在其两端附近分别与其它的1层金属配线同样，通过SV接点16D及16E，与镶嵌配线13D及13G连接。
1层金属配线17A、17B、17C分别与接地电压线VssL、电源电压线VddL、第2位线Bit#L连接。此外组成字线WL的1层金属配线17D在其两端侧，分别通过镶嵌配线13D及13G与组成第1及第2存取晶体管7及8的栅极的栅极配线12C及12B连接。此外1层金属配线17E、17F、17G分别与第1位线BitL、电源电压线VddL、接地电压线VssL连接。
此外具备了本发明涉及的全CMOS型存储单元的SRAM虽然如上所述，配置多个具备了上述配线构造的存储单元而构成，但所有的1层金属配线17A、17B、17C、17D、17E、17F、17G在邻接的存储单元之间被共享。
图2(e)表示存储单元制造工序中的第5状态，在这里，多个2层金属配线被沿列方向设置。具体地说，组成接地电压线VssL的2层金属配线19A按照从1层金属配线17A上通过的原则被定位，通过SV接点18A，与1层金属配线17A连接。此外组成第1位线BitL的2层金属配线19B按照从1层金属配线17E上通过的原则被定位，通过SV接点18B，与1层金属配线17E连接。此外组成电源电压线VddL的2层金属配线19C按照从1层金属配线17B及17F上通过的原则被定位，分别通过SV接点18C及18D，与1层金属配线17B及17G连接。另外组成第2位线Bit#L的2层金属配线19D按照从第1层金属配线17C上通过的原则被定位，通过SV接点18E，与1层金属配线17C连接。此外组成接地电压线VssL的2层金属配线19E按照从1层金属配线17G上通过的原则被定位，通过SV接点18F，与1层金属配线17G连接。
此外具备了本发明涉及的全CMOS型存储单元的SRAM虽然如上所述，配置多个具备了上述配线构造的存储单元而构成，但所有的2层金属配线19A～19E在SRAM内的邻接存储单元之间被共享。
接下来，参照图3～6的断面图，对具备了上述多层构造的存储单元的制造工序作详述。图3、4、5及6分别是表示沿着图2(e)中的I-I线、II-II线、III-III线及IV-IV线的纵向断面图所示状态之前的流程的附图。此外这里，作为沿列方向的断面图的图4及图5跨越邻接的多个存储单元被图示。在该流程中，首先在半导体基片上，按照生成活性层11A、11B、11C、11D的原则进行场的形成。此时在活性层11A、11B、11C、11D(图3中活性层11B未示出)以外的部分，形成元件分离用氧化膜20。图3～6的(a)表示至该工序的各断面的状态。
接下来，对杂质进行离子注入，形成阱区。这样，在栅极氧化膜堆积后，堆积多晶硅，形成栅极配线12A、12B、12C、12D。然后进行用于形成各晶体管的注入及图案形成。图3～5的(b)表示至该工序的各断面的状态。
此外在栅极配线12A、12B、12C、12D的侧面侧，形成侧壁21。在该侧壁21中，在氧化膜蚀刻时采用成为阻挡剂的材料。然后通过离子注入注入杂质，形成源极/漏极。此外堆积CoSi2膜22。这样，把由SiN组成的蚀刻阻挡膜23堆积到CoSi2膜22上。图3～5的(c)及图6的(b)表示至该工序的各断面的状态。
接下来，堆积平坦化绝缘膜24，通过钨镶嵌配线用掩膜对平坦化绝缘膜24进行蚀刻，形成配线用沟槽24a。该蚀刻被蚀刻阻挡膜23制止。这样，在平坦化绝缘膜24被蚀刻后，除去露出的蚀刻阻挡膜23。图3～5的(d)及图6的(c)表示至该工序的各断面的状态。
此后，把钨埋入配线用沟槽24a，形成连接配线(钨配线)。其次，使表面平坦化，只在配线用沟槽24a内保留钨。此外堆积绝缘膜14，在该绝缘膜14的表面堆积导电膜15。接下来，按照具有图2(c)所示的充电容量体的平面形状的原则，对绝缘膜14及导电膜15进行蚀刻。图3～5的(e)及图6的(d)表示至该工序的各断面的状态。
此外还堆积蚀刻阻挡层26及平坦化绝缘膜27。还开凿层叠通路接点用的孔。该开孔被蚀刻阻挡膜24制止。在平坦化绝缘膜27被蚀刻后，除去露出的蚀刻阻挡膜26。图3～5的(f)及图6的(e)表示至该工序的各断面的状态。
接下来，作为层叠通路接点16A、16B、16C、16D、16E、16F、16G、16H，把钨(W)埋入孔内，除去其余的钨。此外，全面堆积1层金属配线用的金属，通过1层金属掩膜(未图示)，对1层金属配线以外的部分进行蚀刻。其后，堆积层间膜28。图3～5的(g)及图6的(f)表示至该工序的各断面的状态。此外在该实施方式1中，虽然采用钨作为在配线用沟槽24a及层叠通路用孔内埋入的金属，但并不局限于此，比如也可利用铜等其它金属。
其后，开凿层叠通路接点用孔(未图示)。把钨埋入该孔，对其余的钨进行蚀刻。然后，堆积2层金属配线用金属，并进行蚀刻。图3的(h)及图6的(g)表示至该工序的断面的状态。
虽然未特别图示，在上述过程后，再堆积层间膜，开凿层叠通路接点用孔。这样，开凿层叠通路接点用孔，进行针对该孔的钨的埋入。最后，进行3层金属配线用的金属堆积及蚀刻。
参照图7(a)～(f)，对由单元节点N1与N2及在这些单元节点上形成的绝缘膜14及导电膜15构成的充电容量体的形成流程作详细说明。此外图7与图6的断面对应，在这里表示处于平坦化绝缘膜24及镶嵌配线13E、13F的上方的层面。如图7(a)所示，在被设于平坦化绝缘膜24的钨镶嵌配线用沟槽24a中埋入钨，形成钨镶嵌配线13E、13F。
在形成充电容量体时，首先如图7(b)所示，在平坦化膜24及镶嵌配线13E、13F表面形成绝缘膜14。接下来，如图7(c)所示，在绝缘膜14的表面形成导电膜15。
接下来，如图7(d)所示，在导电膜15表面，形成具有图2(c)所示的充电容量体的平面形状的抗蚀剂。如图7(e)所示，进行绝缘膜14及导电膜15的蚀刻。然后如图7(f)所示，通过除去抗蚀剂，可形成具有图2(c)所示的充电容量体的平面形状的绝缘膜14及导电膜15。
如上所述，在该实施方式1中，由单元节点N1与N2及在这些单元节点上形成的绝缘膜14及导电膜15构成的充电容量体在作为图1所示的单元节点N1及N2的镶嵌配线13E及13F上被直接形成，被设置到存储单元内，由此可实现在不增大单元面积的情况下增加作为软错误对策的充电容量，软错误耐性高的存储单元。在该场合下，可只用1个掩膜实施充电容量的附加，因而可抑制合格率的低下及制造成本的增大。
此外在该实施方式1中，单元节点N1按照跨越第1激励晶体管5被构成的P阱区与第1负载晶体管3被构成的N阱区的原则被配置，另一方面，单元节点N2按照跨越第2激励晶体管6被构成的P阱区与第2负载晶体管4被构成的N阱区的原则被配置，因而这些单元节点可较长地设定，可增大作为软错误对策的充电容量。
此外在该实施方式1中，由于单元节点N1、N2在形成于在各晶体管上被堆积的层间绝缘膜24上的配线用沟槽24a中埋入导电材料而形成，因而可较厚地连续形成各单元节点，可使充电容量体的电荷供给稳定化。
此外在动作时，在对导电膜15施加第1及第2负载晶体管3及4的源极侧电源电压Vdd的场合下，可消除导电膜15与同电源电压线VddL连接的镶嵌配线13B及13I的间隔，或短于导电膜15与同各接地电压线或各位线连接的镶嵌配线的间隔，这样，可使导电膜15更大地形成，可附加更大的充电容量。
此外在该实施方式1中，由于采用作为对称性高的单元的横长型存储单元，包括晶体管及充电容量体的各种构成部件被对称配置，因而可抑制伴随转印等方向性的作业所引起的合格率低下。
以下对本发明的其它实施方式作以说明。此外在下文中，对与上述实施方式1中的场合相同的内容附加同一符号，省略详细说明。
实施方式2图8是本发明实施方式2涉及的全CMOS型存储单元的制造工序的各阶段的平面设计图，图8(a)及(b)分别与图2(c)及(e)对应。在上述实施方式1中，虽然所说明的是对构成充电容量体的导电膜15施加电源电压(Vdd)的场合，但并不局限于此，也可以对构成充电容量体的导电膜施加接地电压(Vss)，使导电膜的电位与第1及第2激励晶体管5及6的源极同电位。在该场合下，如图8(a)所示，可按照导电膜35与同各电源电压线或各位线连接的镶嵌配线13B、13C、13D、13G、13H、13I不接触的原则，在两者之间保持足够的余量，另一方面，也可消除导电膜35与同接地电压线(VssL)连接的镶嵌配线13A及13J的间隔，或者短于导电膜35与同各电源电压线或各位线连接的镶嵌配线的间隔，这样，可更大地形成导电膜35。其结果是，可附加更大的充电容量。图8(b)是全CMOS型存储单元制造工序接近最终阶段的平面设计图。
图9～12分别是沿着图8(b)中的V-V线、VI-VI线、VII-VII线及VIII-VIII线的纵向断面说明图。此外这些图9～12分别与实施方式1涉及的图3的(h)、图4的(g)、图5的(g)、图6的(g)对应，图11及图12分别与图5的(g)及图6的(g)相同，因而省略详细说明。
在该实施方式2中，为填埋与同接地电压线(VssL)连接的镶嵌配线13J之间的余量，构成充电容量体的绝缘膜34及导电膜35与单元节点一同按照相对镶嵌配线13J延长的原则被形成，该部分与图9中的右侧所示的绝缘膜34及导电膜35对应。
此外在该实施方式2中，为填埋与同接地电压线(VssL)连接的镶嵌配线13A之间的余量，构成充电容量体的绝缘膜34及导电膜35与单元节点一同按照相对镶嵌配线13A延长的原则被形成，它被表示为图9中的绝缘膜34及导电膜35几乎处于中央偏左的状态。
这样，在导电膜35的电位被设定为与第1及第2激励晶体管5及6的源极侧的电位同电位的场合下，在导电膜35与同接地电压线(VssL)连接的镶嵌配线13A及13J之间不必存在余量，因此，可更大地形成导电膜35，可附加更大的充电容量。
此外根据SRAM内的全CMOS型存储单元的配置，存储单元内的充电容量体或导电膜在行方向被连接，另一方面，有时有必要在列方向被分离，但如果使充电容量体或导电膜处于图8(a)所示的形状，把导电膜的电位设定到接地电压，则在列方向相邻的存储单元中，充电容量体或导电膜将通过镶嵌配线13A、13J在列方向上被连接。因此，在上述场合下，除了在充电容量体或导电膜～镶嵌配线13B、13I之间，在充电容量体或导电膜～镶嵌配线13A、13J之间也有必要保留足够的余量。
实施方式3图13(a)～(f)是表示本发明实施方式3涉及的存储单元中包含的单元节点及充电容量体形成过程中的各状态的附图。在该实施方式3中，与上述的实施方式1的场合的不同点在于，所采用的是在形成配线用沟槽及与该配线用沟槽连通的凹部后，将它们同时填埋，形成单元节点及充电容量体的技术(所谓双镶嵌处理)。在图13(a)所示的状态中，与上述实施方式1的场合同样，在形成活性层11A、11B、11C及11D后，形成蚀刻阻挡膜23。从该状态，如图13(b)所示，在整个表面形成平坦化绝缘膜24，然后堆积蚀刻阻挡层41及平坦化绝缘膜42。
此后，利用接触掩膜(未图示)，在与活性层11A、11B、11C及11D对应的部位对上层侧的平坦化绝缘膜42进行蚀刻。通过蚀刻阻挡膜41制止该蚀刻。然后，把在外部露出的蚀刻阻挡膜41除去。图13(c)表示至该过程的状态。此外利用节点掩膜(未图示)，对下层侧的平坦化绝缘膜24及上层侧的平坦化绝缘膜42进行蚀刻。通过蚀刻阻挡膜23及41制止各蚀刻。然后把在外部露出的蚀刻阻挡膜23及41除去。图13(d)表示至该过程的状态。这样，形成与在平坦化绝缘膜24内被规定的配线用沟槽24a及在平坦化绝缘膜42内被规定的该配线用沟槽24a连通的凹部。
其次，把钨同时埋入配线用沟槽24a及凹部，使表面平坦化，只在配线用沟槽24a及凹部内保留钨。这样，配线用沟槽24a内的连接配线与凹部内的单元节点N1及单元节点N2(均参见图1)分别通过钨43E及43F被一体形成。
接下来，在整个表面堆积绝缘膜14及导电膜15。按照与由钨43E及43F组成的单元节点N1及N2接触的原则，利用电容形成用掩膜(未图示)，对绝缘膜14及导电膜15进行蚀刻。
如上所述，在该实施方式3中，由于配线用沟槽内的连接配线与单元节点被一体形成，因而与单个形成的场合相比，工序数可减少。
实施方式4图14(a)～(e)是表示本发明实施方式4涉及的存储单元中所包含的单元节点及充电容量体形成过程中的各种状态的附图。在该实施方式4中，作为构成单元节点N1及N2的材料，取代钨，采用其它导电材料(金属材料)。在图14(a)所示的状态中，在形成活性层11A、11B、11C及11D后，形成蚀刻阻挡膜23。从该状态，在整个表面上形成平坦化绝缘膜24后，在与活性层11A、11B、11C及11D对应的部位，对平坦化绝缘膜24进行蚀刻。然后，除去在外部露出的蚀刻阻挡膜23。图14(b)表示至该过程的状态。
其后，如图14(c)所示，在被蚀刻而成的配线用沟槽24a内埋入钨，使表面平坦化，只在配线用沟槽24a内保留钨51A、51B、51C、51D。此外在整个表面堆积金属层，利用节点掩膜(未图示)，按照形成与钨51A及51B连接的金属层53E和与钨51C及51D连接的金属层53F的原则进行蚀刻。金属层53E及金属层53F分别组成单元节点N1及N2。图14(d)表示至该过程的状态。
接下来，在包含金属层53E及53F的整个表面上形成绝缘膜54及导电膜55，然后利用电容形成用掩膜(未图示)，按照保留覆盖金属层53E及53F的部分的原则，对绝缘膜54及导电膜55进行蚀刻。图14(e)表示至该过程的状态。
如上所述，在该实施方式4中，由于单元节点N1及N2从金属层53E及53F形成，因而可较简单地构成单元节点N1及N2。
实施方式5在图15(a)～(d)中，作为本发明的实施方式5，分别表示在存储单元中包含的单元节点及充电容量部件的第1～4的变形例。这些变形例的目的从总体上讲是增大由单元节点、从该单元节点与绝缘膜及导电膜构成的充电容量体决定的总充电容量，首先在图15(a)所示的第1变形例中，首先，组成单元节点N1及N2的钨63E及63F按照从平坦化绝缘膜24上面只突出规定高度的原则形成。与单元节点N1及N2一同构成充电容量体的绝缘膜64及导电膜65按照完全覆盖突出的钨63E及63F的原则形成。根据这种构成，与钨同平坦化绝缘膜平齐形成的场合相比，钨63E及63F与绝缘膜64的接触面积增大，总充电容量增大。
接下来，在图15(b)所示的第2变形例中，首先，与第1变形例同样，组成单元节点N1及N2的钨67E及67F按照从平坦化绝缘膜24上面只突出规定高度的原则形成。此外该突出部分的表面被粗糙化。这样，与单元节点N1及N2一同构成充电容量体的绝缘膜68及导电膜69按照完全覆盖突出的钨67E及67F的原则形成。根据这种构成，钨67E及67F与绝缘膜68的接触面积比图15(a)所示的第1变形例的场合更大，总充电容量进一步增大。
在图15(c)所示的第3变形例中，首先，组成单元节点N1及N2的钨73E及73F按照在其周边部从平坦化绝缘膜24上面只突出规定高度的原则形成。与单元节点N1及N2一同构成充电容量体的绝缘膜68及导电膜69按照完全覆盖包括突出的周边部的钨73E及73F的原则形成。根据这种构成，与钨同平坦化绝缘膜平齐形成的场合相比，钨73E及73F与绝缘膜74的接触面积增大，总充电容量增大。
接下来，在图15(d)所示的第4变形例中，首先，与第3变形例同样，组成单元节点N1及N2的钨77E及77F按照在其周边部从平坦化绝缘膜24上面只突出规定高度的原则形成。此外该突出部分的表面被粗糙化。这样，与单元节点N1及N2一同构成充电容量体的绝缘膜78及导电膜79按照完全覆盖包括突出的周边部的钨77E及77F的原则形成。根据这种构成，钨77E及77F与绝缘膜78的接触面积比图15(c)所示的第1变形例的场合更大，总充电容量进一步增大。
实施方式6图16是表示与本发明实施方式6涉及的全CMOS型存储单元制造工序中的图2(c)对应的状态的平面设计图。该实施方式6表示在与上述实施方式1同样对构成充电容量体的导电膜施加电源电压(Vdd)的场合下，把导电膜设定得较大，同时减少构成各存储单元的配线数的形态。
在该存储单元中，虽然充电容量体通过在单元节点N1、N2上形成绝缘膜85及导电膜86而构成，但如图16所示，导电膜86按照在与镶嵌配线13A、13C、13D、13G、13H、13J之间保留足够的余量的同时，与电源电压供给用镶嵌配线13B及13I的一部分接触并叠加的原则被形成。这样，可更大地形成导电膜86，可附加更大的充电容量。
此外由于导电膜86与电源电压供给用镶嵌配线13B及13I接触，因而起到对镶嵌配线13B及13I供给电源电压的电源电压线的作用。因此在该实施方式6中，在实施方式1中参照的图6(g)所示的存储单元的上层部不必设置组成电源电压线的2层金属配线19C。图17表示与该实施方式6涉及的全CMOS型存储单元制造工序中的图6(g)对应的状态。这样，由于消除了设置组成电源电压线的2层金属配线19C的必要性，因而可减少构成存储单元的配线的数量，可提高成品的合格率。此外在该场合下，由于存储单元的上层部中残留的金属配线19A、19B、19D、19E等的配线宽度及间隔的限制被缓和，因而可提高配线的电气特性。此外图18是该实施方式6涉及的CMOS型存储单元的电路图。
实施方式7图19是表示与本发明实施方式7涉及的全CMOS型存储单元制造工序中的图2(c)对应的状态的平面设计图。该实施方式7表示在与上述实施方式2同样对构成充电容量体的导电膜施加接地电压(Vss)的场合下，把导电膜设定得较大，同时减少构成各存储单元的配线数的形态。
在该存储单元中，虽然充电容量体通过在单元节点N1、N2上形成绝缘膜87及导电膜88而构成，但如图19所示，导电膜88按照在与镶嵌配线13B、13C、13D、13G、13H、13I之间保留足够的余量的同时，与接地电压供给用镶嵌配线13A及13J的一部分接触并叠加的原则被形成。此外在该实施方式7中，镶嵌配线13A及13J被设定到与在行方向邻接的存储单元的接地电压供给用的镶嵌配线不接触的长度。这样，可更大地形成导电膜88，可附加更大的充电容量。
此外由于导电膜88与接地电压供给用镶嵌配线13A及13J接触，因而起到对镶嵌配线13A及13J供给电源电压的接地电压线的作用。因此在该实施方式7中，在实施方式1中参照的图6(g)所示的存储单元的上层部不必设置组成接地电压线的2层金属配线19A、19E。图20表示与该实施方式7涉及的全CMOS型存储单元制造工序中的图6(g)对应的状态。这样，由于消除了设置组成接地电压线的2层金属配线19A、19E的必要性，因而可减少构成存储单元的配线的数量，可提高成品的合格率。此外在该场合下，由于存储单元的上层部中残留的金属配线19B、19C、19D等的配线宽度及间隔的限制被缓和，因而可提高配线的电气特性。此外图21是该实施方式7涉及的CMOS型存储单元的电路图。
实施方式8图22是表示与本发明实施方式8涉及的全CMOS型存储单元制造工序中的图2(c)对应的状态的平面设计图。在该实施方式8中，提出了一种对实施方式7涉及的全CMOS型存储单元按照其导电膜及接地电压供给用镶嵌配线可与邻接的存储单元共享的原则进行变形的方案。具体地说，如图22所示，充电容量体通过在单元节点N1、N2上形成绝缘膜81及导电膜82而构成，这里，导电膜82及接地电压供给用镶嵌配线13A、13B按照互相接触叠加，同时在行方向上延长的原则被形成。
图23表示在邻接的4个全CMOS型存储单元80A、80B、80C、80D中绝缘膜81及导电膜82被共享的形态。图中左上及右下的存储单元80A及80D具有与图22所示的CMOS型存储单元相同的各构成的配置构造，另一方面，图中右上及左下的存储单元80B及80C分别具有以中央线Q为基准与存储单元80A及80D线对称的配置构造。构成充电容量体的绝缘膜81及导电膜82跨越4个存储单元80A、80B、80C、80D被一体化形成。
在这些存储单元80A、80B、80C、80D中，在行方向邻接并互为线对称的存储单元80A与80B之间，第2位线Bit#L用的镶嵌配线13G被共享，同时绝缘膜81、导电膜82及接地电压供给用镶嵌配线13J被共享。此外同样，在行方向邻接并互为线对称的存储单元80C与80D之间，第1位线BitL用的镶嵌配线13D被共享，同时绝缘膜81、导电膜82及接地电压供给用镶嵌配线13A被共享。
此外这里，在列方向上邻接的存储单元80A与80C之间，镶嵌配线13H，13C及电源电压供给用镶嵌配线13I，13B、接地电压供给用镶嵌配线13J，13A、绝缘膜81、导电膜82被共享，另一方面，在列方向上邻接的存储单元80B与80D之间，镶嵌配线13H，13C及电源电压供给用镶嵌配线13I，13B、接地电压供给用镶嵌配线13J，13A、绝缘膜81，82被共享。
如上所述，在该实施方式8中，由于导电膜82及接地电压供给用镶嵌配线13A、13B被与在行方向及列方向邻接的存储单元可共享地一体化而形成，因而可确保更大的充电容量，此外可强化存储单元的地线连接。
此外本发明并不局限于被例示的实施方式，毋庸赘言，在不脱离本发明宗旨的范围内，可进行各种改良及设计上的变更。
发明效果如同从上述说明可看出的那样，根据本申请的权利要求1涉及的发明，由于在具备了被按阵列状配置的多个全CMOS型存储单元的半导体存储装置中，上述各存储单元具有第1负载晶体管及第1激励晶体管，其在被串联连接在电源电压线与接地电压线之间的同时，其栅极对同一配线被共同连接；第2负载晶体管及第2激励晶体管，其在与上述第1激励晶体管同样被串联连接在上述电源电压线与接地电压线之间的同时，其栅极对同一配线被共同连接；第1单元节点，其连接上述第1负载晶体管中的活性区域与上述第1激励晶体管中的活性区域，而且，对上述第2负载晶体管及第2激励晶体管的栅极连接；第2单元节点，其连接上述第2负载晶体管中的活性区域与上述第2激励晶体管中的活性区域，而且，对上述第1负载晶体管及第1激励晶体管的栅极连接；第1存取晶体管，其被连接在上述第1单元节点与第1位线之间，其栅极被与字线连接；第2存取晶体管，其被连接在上述第2单元节点和与上述第1位线成对的第2位线之间，其栅极被与上述字线连接；绝缘膜及导电膜，其按照为与上述第1及第2单元节点一同构成充电容量体，在该第1及第2单元节点的上侧，共同覆盖该单元节点双方，在第1及第2单元节点与导电膜之间裹夹绝缘膜的原则被形成，因此可不增加单元的面积，附加软错误对策用的充电容量，这样，可实现软错误耐性优异的半导体存储装置。
此外根据本申请的权利要求2涉及的发明，由于在上述各存储单元中，上述第1及第2激励晶体管分别在形成于半导体基片上的两侧的第1导电型阱区的任意一方上被构成，同时上述第1及第2负载晶体管共同在形成于上述半导体基片上的中央的第2导电型阱区上被构成，上述第1单元节点按照跨越上述第1激励晶体管被构成的第1导电型阱区和上述第1负载晶体管被构成的第2导电型阱区的原则被配置，同时上述第2单元节点按照跨越上述第2激励晶体管中的活性区被构成的第1导电型阱区和第2负载晶体管被构成的第2导电型阱区的原则被配置，因此，可较长地设定上述各存储单元，增大电容的面积。
此外，根据本申请的权利要求3涉及的发明，由于上述第1及第2单元节点通过在层叠于上述各晶体管上的层间绝缘膜内形成的沟槽中埋入导电材料而形成，因而可较厚地连续形成各单元节点，可使充电容量体电荷供给稳定化。
此外，根据本申请的权利要求4涉及的发明，由于对构成上述充电容量体的导电膜施加电源电压，上述导电膜与同上述各负载晶体管中的活性区域连接的电源电压供给用的接触配线的间隔被设定得短于上述导电膜与同上述各位线连接的接触配线及上述各激励晶体管中的活性区所连接的接地电压供给用的接触配线的间隔，因而可更大地形成导电膜，可确保更大的充电容量。
此外，根据本申请的权利要求5涉及的发明，由于对构成上述充电容量体的导电膜施加电源电压，上述导电膜按照与同上述各负载晶体管中的活性区域连接的电源电压供给用的接触配线连接的原则被形成，作为上述电源电压线起作用，因而可更大地形成导电膜，可确保更大的充电容量。此外还可减少配线数量，提高成品的合格率。
此外，根据本申请的权利要求6涉及的发明，由于对构成上述充电容量体的导电膜施加接地电压，上述导电膜与同上述各激励晶体管中的活性区域连接的接地电压供给用的接触配线的间隔被设定得短于上述导电膜与同上述各位线连接的接触配线及上述各负载晶体管中的活性区所连接的电源电压供给用接触配线的间隔，因而可更大地形成导电膜，可确保更大的充电容量。
此外，根据本申请的权利要求7涉及的发明，由于对构成上述充电容量体的导电膜施加接地电压，上述导电膜按照与同上述各激励晶体管中的活性区域连接的接地电压供给用的接触配线连接的原则被形成，作为上述接地电压线起作用，因而可更大地形成导电膜，可确保更大的充电容量。此外还可减少配线数量，提高成品的合格率。
此外，根据本申请的权利要求8涉及的发明，由于上述导电膜及接地电压供给用的接触配线按照可与邻接的存储单元共享的原则被形成，因而可确保更大的充电容量，此外可强化存储单元的地线连接。
此外，根据本申请的权利要求9涉及的发明，由于上述第1及第2单元节点的表面按照从其外围面至少部分突出的原则被形成，因而可增大与单元节点接触的导电膜的面积，可实现更大的充电容量的附加。
此外，根据本申请的权利要求10涉及的发明，由于上述第1及第2单元节点的表面呈粗糙状，因而可进一步增大与单元节点接触的导电膜的面积，可实现更大的充电容量的附加。
权利要求
1.一种具备了按阵列状配置的多个全CMOS型存储单元的半导体存储装置，其特征在于上述各存储单元具有第1负载晶体管及第1激励晶体管，其在被串联连接在电源电压线与接地电压线之间的同时，其栅极对同一配线被共同连接；第2负载晶体管及第2激励晶体管，其在与上述第1激励晶体管同样被串联连接在上述电源电压线与接地电压线之间的同时，其栅极对同一配线被共同连接；第1单元节点，其使上述第1负载晶体管中的活性区域与上述第1激励晶体管中的活性区域连接，而且对上述第2负载晶体管及第2激励晶体管的栅极进行连接；第2单元节点，其使上述第2负载晶体管中的活性区域与上述第2激励晶体管中的活性区域连接，而且对上述第1负载晶体管及第1激励晶体管的栅极进行连接；第1存取晶体管，其被连接在上述第1单元节点与第1位线之间，其栅极被连接于字线；第2存取晶体管，其被连接在上述第2单元节点和与上述第1位线成对的第2位线之间，其栅极被连接于上述字线；绝缘膜及导电膜，其为与上述第1及第2单元节点一同构成充电容量体，按照在该第1及第2单元节点的上侧，共同覆盖该单元节点双方，在第1及第2单元节点与导电膜之间裹夹绝缘膜的原则形成。
2.权利要求1中记载的半导体存储装置，其特征在于进一步在上述各存储单元中，上述第1及第2激励晶体管分别在形成于半导体基片上的两侧的第1导电型阱区的任意一方上被构成，同时上述第1及第2负载晶体管共同在形成于上述半导体基片上的中央的第2导电型阱区上被构成，上述第1单元节点按照跨越上述第1激励晶体管被构成的第1导电型阱区和上述第1负载晶体管被构成的第2导电型阱区的原则被配置，同时上述第2单元节点按照跨越上述第2激励晶体管被构成的第1导电型阱区和第2负载晶体管被构成的第2导电型阱区的原则被配置。
3.权利要求1或2中记载的半导体存储装置，其特征在于上述第1及第2单元节点通过在层叠于上述各晶体管上的层间绝缘膜形成的沟槽中埋入导电材料而形成。
4.权利要求1～3任一中记载的半导体存储装置，其特征在于对构成上述充电容量体的导电膜施加电源电压，上述导电膜与同上述各负载晶体管中的活性区域连接的电源电压供给用的接触配线的间隔被设定成短于上述导电膜与同上述各位线连接的接触配线的间隔。
5.权利要求1～3任一中记载的半导体存储装置，其特征在于对构成上述充电容量体的导电膜施加电源电压，上述导电膜按照与同上述各负载晶体管中的活性区域连接的电源电压供给用的接触配线连接的原则形成，作为上述电源电压线起作用。
6.权利要求1～3任一中记载的半导体存储装置，其特征在于对构成上述充电容量体的导电膜施加接地电压，上述导电膜与同上述各激励晶体管中的活性区域连接的接地电压供给用的接触配线的间隔被设定成短于上述导电膜与同上述各位线连接的接触配线的间隔。
7.权利要求1～3任一中记载的半导体存储装置，其特征在于对构成上述充电容量体的导电膜施加接地电压，上述导电膜按照与同上述各激励晶体管中的活性区域连接的接地电压供给用的接触配线连接的原则形成，作为上述接地电压线起作用。
8.权利要求7中记载的半导体存储装置，其特征还在于上述导电膜及接地电压供给用的接触配线按照可与邻接的存储单元共享的原则形成。
9.权利要求1～8任一中记载的半导体存储装置，其特征在于上述第1及第2单元节点的表面按照从其外围面至少部分突出的原则形成。
10.权利要求1～9任一中记载的半导体存储装置，其特征在于上述第1及第2单元节点的表面呈粗糙状。
全文摘要
在具有分别具备了2个n型大容量存取晶体管和n型大容量激励晶体管及p型大容量负载晶体管的全CMOS型存储单元的半导体存储装置中，相对存储节点被连接的充电容量附加用的充电容量体由绝缘膜及导电膜构成，该绝缘膜及导电膜在上述第1及第2单元节点的上侧被直接形成。由此，提供一种不伴随单元面积的增大，在单元节点中附加充电容量，软错误耐性优异的半导体存储装置。
文档编号G11C11/412GK1435888SQ0310420
公开日2003年8月13日 申请日期2003年1月29日 优先权日2002年1月29日
发明者大林茂树, 石垣佳之, 横山岳宏 申请人:三菱电机株式会社