具有零写入恢复时间和无最大周期时间的刷新型存储器的制作方法

专利名称：具有零写入恢复时间和无最大周期时间的刷新型存储器的制作方法
技术领域：
本发明涉及一种半导体存储装置和操作方法，具体地说，涉及这样一种半导体存储装置和操作方法在其中存储单元需要刷新储存的数据、刷新操作在其内执行和该装置以与静态RAM相似的定时要求在其外部操作。
随机存取存储器(RAM)装置在通常所说的存储单元的单个的可寻址元件阵列中存储电子数据。在市场上流行的RAM单元的两种基本类型是静态RAM(SRAM)单元和动态RAM(DRAM)单元。SRAM单元具有静态封闭结构(例如包含6个晶体管、或4个晶体管和2个寄存器)，该结构可长期储存数据。DRAM单元有一个储存节点(例如电容器)和一个单独存取的晶体管。通过设定储存节点的充电状态来将数据储存在该单元中。
因为所有电容器都有充电漏泄，所以DRAM的特征是它不能长期保存数据。一个充电的储存节点最终将放电到会被错读为一个放电的储存节点的点，而导致数据错误。要防止这种情况发生，则DRAM要周期性地“被刷新”，也就是说充电的单元被再充电。为防数据丢失，这种周期性刷新必须每秒种多次重复光顾每个单元。
DRAM刷新需要一个刷新电路来确保每个单元在发生数据丢失前被访问。早期的DRAM(特别是由外部操作的、具有与静态RAM相似的定时要求的DRAM)依靠外部储存控制器执行必要的刷新电路功能。而现在许多DRAM把刷新电路并入它们的内部逻辑电路，从而执行“内部刷新”。在过去，内部刷新DRAM与SRAM相比有不同的外部操作要求。特别地，现有技术的内部刷新DRAM强加在SRAM中不存在的2个外部操作要求中至少1个，这两个要求是加到每个写周期结束的有限写入恢复时间和最大写周期时间。正如以下解释的那样，要求的写入恢复时间使DRAM写存取时间比正常读存取时间慢，并且最大写周期时间给外部写周期的长度强加一个上限。
不管DRAM很特别，但与SRAM相比它还是有一些明显的优点。主要优是其大小——与使用相似处理技术制造的SRAM储存单元相比，DRAM储存单元一般要小一个数量级。该尺寸差异可以让人得到较便宜的装置，或者说用相同的储存费用可以储存更多的数据。因此希望得到这样的DRAM，它可以替代SRAM而又不必对周围电路强加附属的外部运算要求。
发明名称为“具有改进的刷新操作的动态读/写存储器”，专利号为4,984,208，1989年6月12日授予Kazuhiro Sawada等人的美国专利申请公开了2个DRAM电路，一个具有写入恢复时间要求，另一个具有最大周期时间要求。


图1所示为一个具有写入恢复时间要求的内部刷新的DRAM电路，如在‘208号专利的背景技术中公开的一样。写操作显示在图1中的时间t0和t3之间。写操作通过在时间t0在ADD上设置写地址，然后将写使能信号WE#取为低来由外部启动。在将被写的数据设置在I/O接口后，写使能信号WE#在t1取回到高电平，给DRAM电路发信号，通知现在可以读取I/O数据。但在图1中，在t1时间，电路通过选择刷新字线(refrash word line)RWL刚好开始刷新操作。因此该阵列写存取的开始必须延迟到t2时间的刷新操作结束为止。在t2，最终输出字线(word line)NWL1(assartad)，并且在I/O上写该数据。该数据和地址必须保持输入到装置足够长，以使得该刷新完成，并且该阵列写存取开始。
在图1中，写入恢复时间t(WR)是在WE#脉冲的上升沿之后，而在另一个存储操作开始之前，必须的附加时间。然而SRAM可以通过检测(sansing)WE#脉冲的上升沿来完成写操作，但DRAM不能。这是因为为了使刷新操作在这期间能出现，DRAM不能在该数据在I/O可利用之前预选字线NWL1。图1所示是为最坏情况所作的设计，在这种情况下，当WE#变大时刷新操作刚好开始。
图2说明了在‘208’专利中描述的第二个DRAM的操作。在图2中，当WE#变为低点平时，新的刷新操作已经开始(RWL被选择)。当刷新操作结束时，选中相应于ADD上的地址的字线NWL1，并且在WE#脉冲的持续时间内保持被选中的状态。因此当数据对I/O接口有效时，它紧接被写，而当WE#变会高电平时，NWL1允许写操作结束并开始另一个操作。因而在图2中不要求任何写入恢复时间，而且表显出具有相同于SRAM定时。
如图3所示，第二个DRAM操作提出一个潜在的对SRAM来说不存在的问题。因为NWL1在写使能脉冲持续时间t(WP)段内，保持被选的状态，所以在WE#为低电平时，不会开始刷新操作。因此如果外部电路系统启动一个“长写”，即它等待时间太长以至于不能释放WE#，这会太长地延迟刷新操作以至于不能防止数据损坏。
为了防止数据损坏，按照图2和图3操作的DRAM在外部电路系统上强加一个最大写周期时间。换言之，在每个写周期的持续时间内，t(WP)可以限制成，例如，1到10毫秒。这就限制了这种装置应用到既能承受又能确保与一个最大写周期时间要求一致的设备。
现在已经认可存在对使用刷新型存储单元，但在与SRAM相同的定时参数范围内操作的存储装置的需要。本发明的优选实施例刚好通过具有零写入恢复时间和无最大周期时间限制的操作实现这一目的。在这些优选实施例中，刷新操作和连续读/写操作可以在一个外部读/写周期中，以零写入恢复时间执行。但是如果读/写周期进行得很长，在单周期中也可以执行多次刷新操作。因为在长外部读/写周期中刷新可以连续进行，所以优选实施例不需要关于最大周期时间的限制。
公开了用于操作具有刷新型存储单元阵列的半导体存储装置的方法。在该方法中，外部写命令促使该装置将写地址和数据储存到寄存器而不是存储单元阵列中。因此，在外部写命令期间，为了使装置响应该命令，本方法不需要静态地激活存储单元阵列的字线。在外部写命令期间，本方法允许刷新操作按需要进行，而不管外部写操作花多久完成。
在一些优选实施例中，外部写命令也触发一个被脉动的迟写(信号)到与上一个外部写操作相关的寄存器数据的存储单元阵列。这释放了寄存器，使得它们能被用于储存与当前外部写命令相关的写入地址和数据。但也许是更重要的，因为后写入按照由该装置的定时控被脉动，所以该写入占据用来存取存储单元阵列的已知时间周期——不管外部写周期有多长。在该已知时间周期外部，允许刷新操作。
还公开了一个有刷新型存储单元阵列的半导体存储装置。该装置包括一个刷新电路、一个数据输入寄存器、一个写入地址寄存器、写电路系统、读电路系统和控制电路系统。在当前的外部请求写操作期间，为了将储存在数据输入寄存器中的数据写入到储存在写入地址寄存器中的单元阵列，写电路系统启动脉动写(pulsed write)操作。写电路也将在当前外部请求写操作期间接收的写入地址储存到写入地址寄存器，并将在当前外部请求写操作期间接收的数据储存到数据输入寄存器。
在当前的外部请求读操作期间，读电路系统启动脉动写操作。用于读操作的读地址与储存在写操作寄存器中的地址比较。当两个地址不同时，从存储单元阵列中读出的数据选作输出。当两个地址相同时，来自数据输入寄存器中的数据选作输出。
控制电路系统产生用于脉动写操作、脉动读(pulsed read)操作和脉动刷新操作的定时信号。控制电路在脉动写操作和脉动读操作期间，也禁用来自刷新电路的刷新操作请求。
本发明可以通过对照附图阅读公开文本来得到更好的理解，其中图1、2和3是用于现有技术DRAM操作的时间图；图4a和4b表示本发明优选实施例的一个方块图；图5是图解本发明的一个实施例中的读操作的时间图；图6是图解本发明的一个实施例中的写操作的时间图；图7是图解本发明的一个实施例中的支路读操作的时间图；图8包含关于用在本发明的一个实施例中的读/写脉冲电路的方块图；图9包含关于图8的电路的一部分的备选设计的方块图；以及图10a和10b包含本发明的一个备选实施例的方块图。
在下面的描述中，几个术语的意义有限制。
脉动操作，例如脉动读操作或脉动写操作，指的是一个被内部地排序的操作，它与基于外部信号变化来开始和结束操作相对。例如，脉动写操作可以根据内部或外部起始信号而开始，但然后是根据内部产生的信号进行。
后写入(late write)指的是对存储单元阵列内部的脉动写操作。后写入的明显特征在于在外部写操作之后，利用外部写入地址和这期间储存在临时寄存器中的数据，阵列地址设置和数据写入同时发生，在该外部操作期间，该地址和数据被提供给装置。后写入可能，例如，在一后续的外部写操作期间发生。后写入的另一特征是具有这样一种可能性，即在装置实际写数据到阵列之前，有发生读数据请求的可能性。
现在转到本发明的第一实施例，图4a和4b包含一半导体存储装置90的方块图。
在装置90中，存储单元阵列200包括刷新存储单元、字线WL和位线BL。每个存储单元都连接一字线和一位线。行解码器140和列解码器150提供一种访问特定存储单元的方法。在存取过程中，位线BL被预先充电，然后当主脉冲发生器320在PWLb上产生脉冲时，行解码器140根据行地址信号选择一字线。被选择的字线导通与该行连接的每个存储单元中的存取晶体管，以允许电荷在每个存储单元的储存节点和连接到该存储单元的位线BL中的一条特别位线之间共享；检测放大器(sense amplifier)410依靠在PSA上的脉冲激活；每个检测放大器通过测量位线上的电压，检测当前连接到其特定位线的存储单元是否被充电或放电。该信号被放大，以此刷新存储单元。
在读或写操作期间，一个或过多个单元被读或写。当主脉冲发生器在PCSL上产生脉冲时，列解码器150根据列地址信号选择一列选择线CSL。每个列选择线将一或多个相应的位线连接到装置90的输入/输出电路系统上，以允许将读和写连接被选定的位线上的存储单元到。
对于装置90的外存储器的存取，由读和写命令启动。例如，这些命令可以由关于地址ADDi的外部输入之一或多个、芯片选通(也叫片选)CE#和写入选通WE#的信号变化启动。例如，读命令可以通过在ADDi上呈现新地址或通过输出CE#(在两种情况下都含有WE#输出)来启动。写命令可以也以几种方式启动。一种常用的方式是在输出CE#的同时输出WE#。类似地，如果输出WE#的同时也输出CE#，则启动写命令。最后，利用输出的CE#和WE#，新的写命令可以由在ADDi上的地址变化启动。虽然权利要求打算覆盖以上方式以及其他启动都和写命令的常用方法，但为了简化该公开，以下的例子仅使用一种读和一种写命令方法。
地址缓冲电路100接收和缓冲外部信号ADDi和CE#。但这些信号之一改变(并且CE#的最终状态导通)时，ATD(地址变化探测器)电路330响应ADDi或CE#变化，并且产生短脉冲PATD。
写使能缓冲电路300接收和缓冲外部信号WE#和CE#。WE#作为缓冲信号WEb提供给读/写脉冲控制电路310。当输出WE#和CE#变化，并且其余的已经准备好输出时，写使能缓冲电路300产生脉冲SPGL_WE。当不输出WE#变化时，写使能缓冲电路300产生脉冲SPGH_WE。
读/写脉冲控制电路310产生内部控制信号，以便操作多路复用器130、主脉冲发生器320和刷新控制电路510。输入到控制电路310的是PATD、WEb、SPGL_WE、SPGH_WE和PRFH(由刷新控制电路510产生的刷新脉冲)。控制电路310在刷新周期中产生刷新选择信号RFHTD，在读周期中产生读选择信号RATD，在写周期中产生写选择信号PWTD。另外，每当不允许刷新时，控制电路310产生刷新请求操作阻止信号来控制刷新控制电路510。
多路复用器130使用信号RATD、PWTD和RFHTD选择3种可能的地址信号之一作为输入地址Ai给行解码器140和列解码器150。该3个地址信号中的第一个是内部地址Ai_R——当在外部地址线ADDi上接收到新地址时，地址缓冲电路100储存该地址并将其作为Ai_R输出，而不管该地址响应读命令还是写命令。该3个地址信号中的第二个是写地址Ai_W。写地址寄存器110在写周期期间储存Ai_R。第三个地址信号是刷新地址Ai_cnt。通常，多路复用器130在阵列200的脉动读期间选择Ai_R、在阵列200的脉动写期间选择Ai_W、在阵列200的脉冲刷新期间选择Ai_cnt。
装置90的刷新电路系统包括刷新定时器500、刷新控制电路510、刷新地址计数器520和读/写脉冲控制电路310。
脉冲定时器500在刷新请求线SRFHB上，例如按固定间隔产生脉冲。间隔持续时间是为确保具有防止数据丢失的刷新速率。
刷新控制电路510当NERFH不输出时，接收SRFHB脉冲。当NERFH输出时，刷新控制电路510不接收SRFHB脉冲。
刷新地址计数器520以这样一种方式通过地址执行指令，该方式能使得可以以预先确定的顺序寻址每一字线和列选择线。刷新地址计数器520在PRFH被脉动时，改变其输出Ai_cnt。
读/写脉冲控制电路产生刷新控制信号RFHTD，而刷新操作在脉动读操作和脉动写操作期间请求。
半导体存储装置90也包括用来进行正确处理迟写的电路系统，它包括写入地址寄存器110、比较器120、支路控制电路160、数据输入寄存器440和数据输出多路复用器430。写入地址寄存器110根据SPGH_WE上的脉冲信号储存Ai_R的数值。同时(也根据SPGH_WE)，数据输入寄存器440在数据输入缓冲460中储存当前数据输入信息。寄存器110和440一直输出这些被储存的值，直到它们被下一个SPGH_WE脉冲所取代。
当启动外部写命令时，在当前的外部写命令完成之前，执行数据输入寄存器中的数据的迟写入。该迟写入将上一个外部写入命令期间输入到数据输入寄存器440中的数据Din_W，储存到存储单位阵列200相应于上一个外部写入命令期间输入到该装置的写入地址Ai_W的阵列地址处。因此，当SPGH_WE被脉动时，在当前外部写命令的末尾，该脉冲操作写入地址寄存器110和数据输入寄存器440(使它们分别储存当前写入地址和当前数据输入信息)。
装置90必须根据需要读出已经内部地写到设备90中的任何数据，包括迟写数据。比较器120将当前请求的读地址(Ai_R)与写地址寄存器内容(Ai_W)比较，当它们匹配时，指示外部读操作所请求的数据还没有储存到存储单元阵列200中(但它被临时存储在数据输入寄存器440中)。因此比较器120把Add_comp输出到支路控制电路160中。当Add_comp被输出和脉动支路使能信号PBYPASS也被输出时，支路控制电路160输出BYPASS信号。BYPASS信号引发数据输出多路复用器430为输出(到输出数据缓冲器450)选择储存在数据输入寄存器440中的数据，而不是从存储单元阵列200取回的数据(在本实施例中它也被取回，但要在过期以后)。对于所有其它读地址，比较器产生非匹配，并且显示在输出数据缓冲器450的数据是从单元阵列200中取回的数据。
图5包含用来说明正常读操作的时间图，图6包含用来说明正常写操作的时间图，图7包含用来说明支路读操作的时间图。以下将依次解释每个图。
首先参考图5，在ADDi中(变成地址A0)的变化触发脉动读操作。ATD电路在PATD上产生短脉冲。在读/写脉冲操作电路内部，脉冲扩展器通过在ATDD上产生长度为tF来响应PATD上的脉冲。PATD上的脉冲，又叫“哑刷新(dummyrefresh)”，它提供这样一个间隔使得在该间隔期间，未实施的刷新操作可以在正常读周期中完成。PATD上的脉冲也输出NERFH，用于阻止请求新刷新操作。
在哑刷新脉冲的末尾，在RATD上产生短脉冲，以便启动脉动读操作。这个脉冲选择Ai_R(它包含地址A0)作为地址多路复用器的输出地址Ai。RATD脉冲也启动用于读存取的阵列寻址脉冲(PWLb被显示)，以至于使得WL0被选择作开始于t1的预定脉冲宽度。其后当数据DQA0从数据输出缓冲器中输出时，脉动读操作紧接完成。
在脉动读操作期间，在读/写脉冲控制电路的内部，脉冲扩展器通过产生正常的读请求(NRR)脉冲响应哑刷新的结束。NRR脉冲提供足够时间用于将完成的脉动读操作。在NRR脉冲结束时，停止输出NERFH，允许刷新请求。注意，在期间刷新被禁用的间隔具有持续时间tACCESS，它等于哑刷新脉冲和正常读请求脉冲的组合长度。
图5也示出了在SRFHB上的3个定时刷新请求信号SRFHB1，在ADD变化成值A0之前刚好出现；SRFHB2，在NERFH输出时出现；SRFHB3，在同一外部读周期期间，但在脉动读操作已经完成之后出现。
通过刷新控制电路在ADDi变化到A0之前接收刷新请求信号SRFHB1。因此输出PRFH，以通过触发在RFHTD上的脉冲来启动脉冲刷新操作。该脉冲选择寻址当前刷新字线的Ai_cnt作为地址多路复用器的输出地址Ai。RFHTD脉冲也启动在PWLb上选择脉冲的字线，以使得WL_RFH1被选作开始于t0的预定脉冲宽度。如图5所示，在哑刷新时间内，为WL_RFH1选择脉冲的字线顺利结束。
在输出NERFH的同时，通过刷新控制电路接收刷新请求信号SRFHB2(在tACCESS间隔内)。因此，刷新控制电路响应于SRFHB2延迟输出PRFH，直到NERFH停止输出到脉动读操作的信号末端为止。在NERFH不输出时，启动用于字线WL_RFH2的脉动刷新操作，并且该刷新在t2时以类似于t0的字线WL_RFH1的刷新发生。
刷新请求信号SRFHB3在接近从地址A0读结束时，通过刷新控制电路被接收。刷新控制电路不被NERFH阻止，因此启动第三脉动刷新操作。在部分扩展到下一个(A1)外部读周期的脉动刷新期间，字线WL_RFH3在t3被刷新。
前述脉动读操作在每个正常读操作期间(在哑刷新时间内)允许至少一个刷新出现。如图所示，关于长外部读周期时间也不会出现问题，原因是刷新操作在脉动的、对于字线正常读存取之后，甚至在长读周期后，也能再使能。
现在转到图6，它显示了关于两个连续的外部写操作W1和W2的定时，在其之后是读操作R3。注意，当时间图开始时，外部写操作W0刚好结束。
外部写操作W1开始于在ADD上向地址A1变化，以及在写使能WE#上相应的低变化。注意，正好在这之前，WE#上的高变化发信号通知外部写操作W0的结束，从而触发SPGH_WE上的脉冲。这个脉冲使Ai_W从Ai_R中储存A0，并且使Din储存Din0。
外部写操作W1的起始触发脉动写操作，以便将Din0写到存储阵列中与A0相应的地址处。WE#上的低变化触发SPGL_WE上的脉冲。读/写脉冲控制电路通过产生用于相似于前述的例子的哑刷新间隔的哑刷新的间隔的扩展脉冲WTDD，来响应这个脉冲。
在哑刷新间隔的末端，读/写脉冲控制电路在PWTD上产生短脉冲，并在NWR上产生扩展脉冲。该扩展脉冲的末端点定义脉动写命令的末端点。PWTD脉冲导致地址多路复用器选择地址Ai_W(即本例的A0)作为相对于行和列解码器的地址Ai。PWTD脉冲也启动主脉冲生成器中的写脉冲序列，引发字线WL0在时间t1被选择。在时间WL0被选择期间，Din0被从Din_W写到数据阵列。
一旦脉动写周期完成，装置可以重新开始刷新操作，直到外部信号(例如WE#的高变化)发信号通知外部写周期的结束。在该高变化时，在SPGH_WE上的脉冲储存A1和Din1，使得这些数字在Ai_W和Din_W上分别出现。
外部写周期W2紧接外部写周期。对于W2的处理类似于W1的处理，并且包含将A1储存到存储单元阵列的脉动写操作。
读周期R3紧接W2，这说明不需要写恢复时间。读周期如同在图5的读周期那样进行。根据本实施例，值的注意的点是Ai_W和Din_W通过和经过外部读周期R3保存它们的信息(换言之，A2和Din2)，并且将这样做到下个写周期。
图6中的刷新操作与对照图5描述过的操作相似。因此不需要指定最大写周期时间，如所见的那样，刷新可以在正常外部写周期中发生，而不管它的长度(如在所有存储装置所作的那样，最小周期时间当然存在)是多少。
图7包含用于支路读操作的定时图。当外部读请求信息还没有被储存在存储单元阵列中时，发生支路读，就象数据正等待适当的定时迟写入一样。因为数据(还)不能从存储单元阵列读出，所以支路读将该数据识别成存在于数据输入寄存器中的数据，并且该数据输入寄存器信息被反馈到被输出的数据，以有效“绕过”存储单元阵列。
图7中显示一些如图6中关于外部写周期W1的末尾一样的信号。但在图7中，两个外部读周期R1和R2紧跟着W1。当来自外部写周期W1(有相同阵列地址A1)的数据还没有写到存储单元阵列时，外部读周期R1产生需要支路读。虽然为清楚起见刷新操作被从图7省略，但可以理解，刷新操作很可能也在如图7所示的间隔期间访问字线WL。
读周期R2与前面解释的定时图相似。读周期R2显示出数据SAout_A2从与A2对应的存储单元中检测出来，并且在检测放大器上输出输出的SAout，然后由于BYPASS被禁用，而选择到Dout。
读周期R1操作有些不同。注意在周期R1期间一旦Al在Ai_W出现，那么Ai_R和Ai_W比较结果为真，以使得Add_comp高。因此当支路脉冲在R1期间在PBYPASS上导致支路控制电路检查Add_comp时，该电路向多路复用器输出BYPASS。这导致多路复用器在外部读周期R1的脉动读操作之后，选择DinW而不是Saout。当数据Din1等待在将被写到A1的DinW处时，这产生正确结果，因此数据Din1是与地址A1对应的最后写数据。
图8包含关于读/写脉冲控制电路310(见图4)的实施例的方块图。本特殊实施例激起PATD的脉动读操作和SPGL_WE的脉动写操作。
电路310的上半部分在读操作期间起作用。刷新存取控制311包含脉冲扩展器——该脉冲扩展器扩展PATD脉冲，以在ATDD上产生哑刷新脉冲。ATDD作为输入连接到正常读存取控制312。块312通过产生两个脉冲——启动阵列读的、在RATD上的短脉冲，和在阵列读期间阻止刷新操作的、在NRR上的较长脉冲——响应哑刷新的下降沿。OR门313组合ATDD和NRR，以产生信号NERFHR。因此NERFHR延续ATDD和NRR脉冲组合的持续时间长度(即脉动读存取时间tACCESS)。
电路310的下半部分在写操作期间起作用。刷新存取控制311包含脉冲扩展器以扩展SPGL_WE脉冲，因此在WTDD上产生哑刷新脉冲。WTDD作为输入连接到正常写存取控制315。块315通过产生两个脉冲——启动阵列的、在PWTD上的短脉冲，和在阵列写期间阻止刷新操作的、在NWR上的较长脉冲一—响应哑刷新的下降沿。0R门316组合WTDD和NWR以产生信号NERFHW。因此NERFHW延续ATDD和NWR NRR脉冲组合的持续时间长度(在本实施例中，为脉动写存取时间tACCESS)。
NERFHR和NERFHW通过0R门317组合，以产生信号NERFH。NERFH是刷新请求阻止信号，该信号在脉动读操作和脉动写操作期间是有效的。
图8使用关于WTDD的固定脉冲长度。一个备选实施例用变化的脉冲长度，并且具有等于哑刷新脉冲持续时间的最大持续时间，和接近零的最小持续时间。当条件允许时，本实施例允许在稍早于外部写命令时执行脉动写。
关于WTDD变化的脉冲长度通过触发信号上的脉冲的下降沿计算。该信号上的脉冲的下降沿与任何执行的刷新操作的状态有关。例如，这个信号可以是长度上等于哑刷新脉冲的脉冲，而且刷新操作每次开始时，它由PRFH触发。
图9显示一个备用仪器318，它可以替代图8中的正常存取控制电路315。图9的电路根据外部写操作的开始时，刷新操作是否在进行中，来改变脉动写操作的定时。这种情况下，允许迟写操作在外部周期中尽可能早执行，以释放以前执行刷新的外部周期中的阵列存取逻辑电路(以及释放以前的写地址和数据输入寄存器)。
图9的电路运行如下当接收到SPGL_WE脉冲时，扩大脉冲发生器321生成扩展脉冲A(近似于哑刷新时间长度)。上升沿脉冲发生器322激起扩展脉冲A的上升沿短脉冲B，下降沿脉冲发生器32 3激起扩展脉冲A的下降沿短脉冲C。根据开关324和325的状态，脉冲B和C之一用作PWTD脉冲。
当PRFH信号变化低时(即刷新操作开始时)开关325闭合，开关324断开。因此一旦刷新操作开始，则在SPLG_WE输出后的哑刷新时间结束时，信号C变成PWTD。
当PRFH信号状态是其它情形(不是刷新操作)，而SPGL_WE输出时，开关324闭合，开关325断开。因此信号B变成PWTD，哑刷新时间无效。
当NERFHW输出时，开关324和325不许改变位置。
图10a和10b所示为本发明的、使用多级寄存器的备选的实施例。写地址寄存器级110A和110B串联连接，以使得较低级(110A)提供输入到其后级(110B)——因此外部写地址在被写到存储单元阵列200之前，延迟两个写周期。同样，数据输入寄存器及440A和440B也以串联方式连接。以使得输入数据在被写到存储单元阵列200之前，也延迟两个写周期。在任何外部写命令之后，输入数据的最后两组等待被储存到存储单元阵列200中。
图10a和10b所示的备选实施例使支路读操作变得有些复杂。用两个比较器级120A和120B，每个写地址寄存器级使用一个。每个比较器级把Ai_R与储存在其分配的寄存器级的地址相比较，产生信号Add_comp1(级120A)和Add_comp2(级120B)。两极数据输出多路复用器430A，430B任意选择Saout、DIN_W2或Din_W1作为脉动读操作的输出数据。虽然该数据输出多路复用器作为两极多路复用器显示，但它可以用一个单级三输入多路复用器来实现。
理解这里讲授的概念的本领域普通技术人员，可以以许多别方法将其改造成特殊的应用。虽然在随后的外部写周期期间迟写入一般将要求一点简单逻辑，但在外部读操作期间排定脉冲迟写操作也是有可能的。关于写操作讨论的可变持续时间哑刷新脉冲概念，也可用于读操作期间。对本发明来说，布置和存取存储单元阵列的特定方法不是关键的，用于操作刷新电路系统的特定方法也不是关键的。还应承认，根据本发明公开的内部定时信号代表着某些可能的操作方法，电路设计者可以利用许多与公布的方法有明显偏差的方法，甚至有些可能更有效。这些实施细节包括在本发明中，并且意欲属于权利要求的范围内。
前述实施例是示范性的。虽然说明书在几个位置指出“一个”、“一”、“另一个”、或”一些”实施例，这不一定意味着每个这样的参考是对同样的实施例，或这些特性仅用于单个实施例。
权利要求
1.一种具有刷新型存储单元阵列的半导体存储装置，该装置包括一个地址缓冲区，用于在读/写操作期间接收外部地址信息和产生内部地址信号；一个写地址寄存器，用于在外部写操作期间储存通过地址缓冲区接收的内部地址信号，并且输出储存的内部地址信号作为写地址信号，直到后续外部写操作为止；一个刷新电路，用于产生刷新操作请求和在刷新操作期间产生用于刷新存储单元阵列的存储单元的刷新地址信号；一个控制电路，用于产生内部控制信号，该内部控制信号包括在脉动读操作期间产生的读选择信号、在脉动写操作期间产生的写选择信号和在刷新操作期间产生的刷新选择信号，并在每个外部读/写操作的存取子区间期间产生刷新阻止信号，用来禁用刷新操作请求，在该存取子区间期间装置执行脉动读或写操作；一个地址多路复用器，用于根据内部控制信号选择内部地址信号、写地址信号和刷新地址信号之一作为阵列地址信号；行和列解码器，用于根据阵列地址信号寻址一个或更多存储单元阵列单元；一个数据输入寄存器，用于在外部写操作期间储存接收的数据输入信息，直到下一外部写操作为止；一个比较器，用于在读操作期间将内部地址信号和写地址信号比较；以及一个数据输出多路复用器，用于根据在读操作期间比较器的输出信号，选择储存在数据输入寄存器中的数据输入信息或从一个或多个存储单元阵列的单元输出的数据，其中，当该内部地址信号匹配该写地址信号时，数据输出多路复用器选择储存在数据输入寄存器中的数据输入信息，否则从存储单元中选择数据。
2.如权利要求1所述的半导体存储装置，其中，在第外部写操作期间接收的写地址和数据信息，在下个外部写操作之前不写到与这个写地址对应的存储单元中。
3.如权利要求1所述的半导体存储装置，其中，存储单元阵列包括字线和位线，每个存储单元连接到一个字线和一个位线，其中，行解码器通过使能字线寻址存储单元阵列，并且列解码器通过使能一个或多个列选择行寻址存储单元阵列，每个列选择线连接到选择的位线，其中，使能字线或列选择线包括在该线上生成脉动使能信号。
4.如权利要求1所述的半导体存储装置，其中，刷新阻止信号在检测到外部读/写操作信号变化时产生。
5.如权利要求1所述的半导体存储装置，其中，当刷新操作请求在外部读/写命令信号变化之前输入时，刷新操作启动，并且当刷新操作请求在读/写存取子区间期间输入时，在指定的时间段中刷新操作不能启动。
6.如权利要求1所述的半导体存储装置，其中，当刷新请求被输入存取子区间之外时，刷新操作启动，而当刷新操作请求在存取子区间期间输入时，刷新操作延迟到存取子区间的结束之后为止。
7.一种具有刷新型存储单元阵列的半导体存储装置，包括请求储存数据刷新的存储单元，该半导体存储装置包括一个控制电路，用于在该装置执行存储单元阵列的脉冲存取的同时，在每个外部读或写操作存取子区间期间产生刷新阻止信号，另外还用于通过产生刷新操作信号响应刷新操作请求，以及一个迟写入电路，用于将在前一外部写入操作期间接收到的写入数据，在当前写操作的存取子区间期间写到存储单元阵列，并储存当前写操作期间接收的数据，直到后续写操作到来为止。
8.如权利要求7所述的半导体存储装置，其中，刷新阻止信号延迟在存取子区间接收到的刷新操作请求，直到存取子区间结束之后。
9.如权利要求7所述的半导体存储装置，其中，确定存取子区间的持续时间作为脉动刷新操作所需的近似刷新存取时间与存储单元阵列的脉动存取所需的近似读/写存取时间之和。
10.如权利要求7所述的半导体存储装置，其中，当在外部读期间检测到外部读命令信号的变化，以及在外部写期间检测到外部写命令信号的变化时，产生刷新阻止信号。
11.如权利要求10所述的半导体存储装置，其中，该外部写命令信号的变化是这样一种事件在选中该装置时，由一个或多个外部写使能信号的变化表示；在输出外部写启动时，由外部芯片选择信号的变化表示；在选择并写使能该装置时，由外部地址信号的变化表示。
12.如权利要求10所述的半导体存储装置，其中，当在外部读/写命令信号之前输入刷新操作请求时，启动刷新操作；而在读/写存取子区间期间输入刷新操作请求时，在设定时间段中禁用。
13.如权利要求7所述的半导体存储装置，其中，当刷新请求在存取子区间之外输入时，刷新操作启动；并且当刷新操作请求在存取子区间期间输入时，延迟刷新操作直到该存取子区间的结束之后为止。
14.一种操作具有刷新型存储单元阵列和刷新电路的半导体存储装置的方法，该方法包括在当前写操作从外部请求时，启动脉动写操作，以便将以前储存在数据输入寄存器中的数据，写入到以前储存在写地址寄存器中的单元阵列地址，将在当前写操作期间接收到的写地址储存到写地址寄存器，并且将在当前写操作期间接收到的数据储存到该数据输入寄存器；在读操作从外部请求时，按相应于读操作期间接收到的读地址的阵列地址，启动存储单元阵列的脉动读操作，将该读地址与储存在写地址寄存器中的地址比较，并且在该地址匹配时，选择储存在数据输入寄存器中的数据用于输出，否则选择从脉动读操作中返回的数据用于输出；当刷新操作请求先于外部读/写操作请求时，启动脉冲刷新操作并且在完成关于外部读/写操作请求的脉动读/写操作之前，完成这个脉动刷新操作；当在脉动读/写操作期间发生刷新操作请求时，在完成脉动读/写操作之后启动脉冲刷新操作；以及在外部读/写操作期间，而且在那个外部操作期间启动的脉动读/写操作完成之后，发生刷新操作请求时，在刷新请求的时候启动脉冲刷新操作。
15.如权利要求14所述的方法，其中，每个脉动读操作包括一个刷新子区间，在该子区间内，先于当前请求的读操作被请求的刷新操作可以完成。
16.如权利要求14所述的方法，其中，每个脉动写操作包括足够长的刷新子区间，以允许完成先于当前请求的写操作被请求的刷新操作。
17.如权利要求16所述的方法，其中，刷新子区间的持续时间根据先前请求的刷新操作的定时，从没有等待状态的刷新操作时的最小的持续时间，变化到允许完成等待刷新操作的最大持续时间。
18.一种操作具有刷新型存储单元阵列和刷新电路的半导体存储装置的方法，该方法包括在第一外部写周期中，在写地址寄存器中储存写周期期间接收到的写地址，并且在数据输入寄存器中储存写周期期间接收到的输入数据；在后面的外部写周期中，启动脉动写操作，以便将来自数据输入寄存器的输入数据，按与储存在写地址寄存器中的写地址对应的地址，储存到存储单元阵列；当刷新操作请求先于外部写周期时，启动脉冲刷新操作并且在完成脉动写操作之前，在外部写周期期间完成这个刷新操作；当在脉动写操作期间发生刷新操作请求时，在完成脉动写操作之后，启动脉冲刷新操作；以及在外部写周期期间，而且在那个外部写周期期间启动的脉动写操作完成之后，发生刷新操作请求时，在刷新请求的时候启动脉动刷新操作。
19.如权利要求18所述的方法，其中，当写命令信号的变化发出外部写周期开始的信号时，启动脉动写操作。
20.如权利要求19所述的方法，其中，脉动写操作包括足够长的刷新子区间，以允许完成先于写命令信号的变化被请求的刷新操作。
21.如权利要求18所述的方法，其中，当写命令信号的变化发出外部写周期开始的信号时，写地址储存到写地址寄存器中。
22.如权利要求18所述的方法，其中，当写命令信号的变化发出外部写周期开始的信号时，输入数据储存在写数据输入寄存器中。
23.一种具有刷新型存储单元阵列和刷新电路的半导体存储装置，该装置包括一个数据输入寄存器；一个写地址寄存器；写电路部件，用于在外部请求的当前写操作期间，启动有设定的持续时间的脉动写操作，以便将以前储存在数据输入寄存器中的数据写入到以前储存在写地址寄存器中的单元阵列地址，将在当前写操作期间接收到的数据存储到写地址寄存器，并且将在当前写操作期间接收的数据储存到数据输入寄存器；读电路部件，用于在外部请求的当前读操作期间，启动有设定持续时间的脉动读操作，用于将读操作的读地址与储存在写地址寄存器中的地址比较，并且当地址匹配时，选择储存在数据输入寄存器中的数据，否则选择储存在地址的与读地址相对应的数据；以及控制电路部件，用于产生脉动写操作、脉动读操作和脉冲刷新操作定时信号，并用于在脉动读操作脉动读操作期间，禁用来自刷新电路的刷新操作请求。
24.如权利要求23所述的半导体存储装置，其中，写电路部件包括写使能缓冲电路，它响应外部写命令信号的上升沿，发信号通知脉动写操作开始，以及响应外部写命令信号的下降沿，操作数据输入寄存器和写地址寄存器。
25.如权利要求23所述的半导体存储装置，其中，读电路部件包括地址变化检测器，用于当新的读地址在外部装置接口上出现时，产生脉冲信号；比较器，用于比较新地址和写地址寄存器内容，并当地址匹配时输出支路信号；以及数据输出多路复用器，用于当支路信号输出时，选择数据输入寄存器内容，而当支路信号不输出时，当前单元阵列输出。
26.如权利要求23所述的半导体存储装置，其中，控制电路部件包括脉冲控制电路，用于响应来自读电路方法的启动信号，为脉动读操作产生定时控制信号；响应来自写电路方法的启动信号，为脉动写操作产生定时控制信号；响应来自刷新电路的启动信号，为脉冲刷新操作产生定时控制信号；以及在脉动读操作和脉动写操作期间，向刷新电路输出刷新操作禁用信号。
27.一种具有刷新型存储单元阵列和刷新电路的半导体存储装置，该装置包括一个写地址寄存器，用于储存来自当前外部写操作的写地址，直到发生脉动写操作为止，有时在单项外部写操作结束之后；一个数据输入寄存器，用于储存来自当前外部写操作的输入数据，直到发生脉动写操作为止；一个读/写脉冲控制电路，用于为脉动读操作、脉动写操作和脉动冲刷新操作产生定时控制信号，还用于在脉动读和写操作期间产生刷新操作禁用信号，脉动写操作的该定时控制信号，按与储存在写地址寄存器中的写地址对应的存储单元阵列地址，启动储存在数据输入寄存器中的输出数据的迟写；一个地址多路复用器，用于响应通过读/写脉冲控制电路产生的定时控制电路，从写地址寄存器中选择刷新地址、外部输入地址和写地址其中之一作为对存储单元阵列的输出地址；一个地址比较器，用比较外部输入地址和储存在地址寄存器中的地址；以及一个数据输出多路复用器，用于在外部读操作期间，为该装置的输出，选择储存在数据输入寄存器中的输入数据和读自与外部输入地址对应的存储单元阵列地址的数据之一，该选择响应由该地址比较器执行的比较。
28.如权利要求27所述的半导体存储装置，其中，迟写操作利用在下一个外部写操作期间发生的脉动写操作，将当前外部写操作中的输出数据写到与来自当前外部写操作的写地址相应的存储单元阵列地址。
29.如权利要求27所述的半导体存储装置，其中，每个脉动读操作和脉动写操作包括初始延迟，以允许先于脉动读操作或写操作启动的任何刷新操作的完成。
30.如权利要求29所述的半导体存储装置，其中，初始延迟的持续时间从最小持续时间，变化到当没有刷新操作被请求或进行时的最大足够长持续时间，以完成仅仅先于脉动读操作或脉动写操作的启动请求的刷新操作。
31.如权利要求27所述的半导体存储装置，其中，在刷新操作禁用信号不输出的任何时间都允许刷新操作。
32.如权利要求27所述的半导体存储装置，其中，在外部写命令信号的下降沿，将写地址储存在写地址寄存器中。
33.如权利要求27所述的半导体存储装置，其中，在设定延迟的后续外部写命令信号的上升沿之后，将写地址储存在写地址寄存器中。
34.如权利要求27所述的半导体存储装置，其中，在外部写命令信号的下降沿，将输入数据储存在数据输入寄存器。
35.如权利要求27所述的半导体存储装置，其中，每个写地址寄存器和数据输入寄存器都包括一个多级寄存器，它的低级具有为其紧随的后续级提供输入的后续级；地址比较器包括用于每个写地址寄存器级的比较级，每个比较器级将外部输入地址与储存在分配的写地址寄存器级比较；并且当比较器阶段指示没有地址匹配时，数据输出多路复用器从存储单元阵列选择数据读之一，否则，选择储存在与指示地址匹配的最低级比较器级相应的数据输入寄存器中的输入数据。
全文摘要
一种半导体存储装置及其操作方法。该存储装置使用刷新型存储单元。在读/写周期中,用零写入恢复时间完成刷新和连续读/写操作。在读/写周期变得很长上时,在读写周期期间执行多次刷新操作。因此该装置操作没有最大写周期时间限制。该方法利用外部写命令储存地址和数据到寄存器而不是存储单元阵列中。当外部写命令发数据存在的信号时,需要零写入恢复时间,而不管外部写需要多长时间完成。在外部写命令结束之后的一时间内,短脉动写操作把数据转移到存储单元阵列。
文档编号G11C11/408GK1331472SQ0013239
公开日2002年1月16日 申请日期2000年11月10日 优先权日2000年6月30日
发明者金昌来, 朴钟烈, 郑珉喆, 韩相集 申请人:三星电子株式会社