专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，特别涉及可以提高数据保持特性的DRAM(动态随机存取存储器)型半导体存储器件。另外，本发明还特别涉及最适合与逻辑电路混合搭载的半导体存储器件。
背景技术：
图14所示是现有的DRAM(动态随机存取存储器)的存储单元的结构的电路图。100是存储单元，WL是字线，BL是位线，101是存取晶体管，102是电容，VCP是单元阳极电源(cell plate power supply)。存储单元100由1个存取晶体管101和1个电容102构成。并且，存取晶体管101的漏极与电容102的一端连接、栅极与字线WL连接、源极与位线BL连接，电容102的另一端与单元阳极电源VCP连接。
以前，为提高在存储单元100的电容102中存储的逻辑数据保持特性，提出如下结构存取晶体管101由N沟道晶体管构成时，存取晶体管101为截止状态、即字线WL为低电平状态下，施加的电压比位线BL被激活时的位线的低电压还低。另外，存取晶体管101由P沟道晶体管构成时，存取晶体管101为截止状态、即字线WL为高电平状态下，施加的电压比位线BL被激活时的位线的高电压还高，有关这种结构也是一样(日本特开平8-63964号公报)的。
另外，一般来讲，作为产生该电压的电路的结构，一般提出采用充电泵(charge pump)方式的升压电路(美国专利第6,147,914)。充电泵方式可以产生比外部电源还高的电压，或者比接地电位还低的电压，没有必要从外部施加电压。充电泵方式是通过使电容的一侧的节点周期地进行高电平-低电平转换而产生高电压，并通过晶体管提供该高电压的方式。
但是，在现有的采用充电泵方式的电压产生电路中，为增大电流能力，可以增大电容电路或者缩短电容转换周期，但要增大电容，会带来电路面积增大、成本增高的问题。另外，缩短转换周期时，需要大功率的驱动电路，所以也会增大电路面积，增加消耗电流。
发明内容
本发明是为了解决上述现有技术的问题而提出的，目的在于提供一种半导体存储器件，其电路面积较小且能使存储单元数据保持特性提高。
为达到上述目的，本发明的半导体存储器件的特征在于具备多个动态随机存取存储器，具有漏极与位线连接、栅极分别与多个字线连接、源极与电容连接的存取晶体管；多个字线驱动电路，分别与上述多个字线连接；及字线电压发生器(P沟道晶体管)，与上述多个字线驱动电路连接；从外部供给的第1电源(Vdd)供给驱动上述位线的读出放大器，上述字线电压发生器接受上述第1电源以及从外部提供的第2电源(Vdd3)的电压，并产生如下电压作为字线驱动电压提供给上述多个字线驱动电路，该电压比上述第1电源电压更接近上述第2电源电压、且与上述第1电源电压的差和与上述第2电源电压的差之间相差一个预定电压。
如果采用这种特征的结构，则作为提供给多个动态随机存取存储器的电压，可以提供能使漏电流最小的最合适的字线截止电压，而且通过降低第2电源电压的结构，可以制作不需要充电泵电路、电路面积较小的半导体存储器件。
在本发明的半导体存储器件中，字线电压发生器最好具备第1比较电路(第1运算放大器电路)，对提供给字线驱动电路的字线驱动电压(Vwl)和第1参考电压(Vref)进行比较，对字线驱动电压的信号线和第2电源(Vdd3)之间的导通进行控制；第1参考电压发生电路(Vdd参考用负载)，生成与第1电源电压(Vdd)成比例的电压，作为第2参考电压(Vdl)；第2参考电压发生电路(补偿用负载)，从第2节点生成第3参考电压(Vpoi)，所述第2节点通过进行二极管连接的晶体管与施加上述第1参考电压的第1节点连接；及第2比较电路(第2运算放大器电路)，对第2参考电压(Vdl)和第3参考电压(Vpoi)进行比较，从而决定第1参考电压(Vref)。
这种情况下，第1电源电压具有正极性，第2电源电压(例如3.3V)比第1电源电压(例如1.5V)高，字线驱动电压(Vwl)大致比第1电源电压(Vdd)高0.4V，并且，比与第1电源电压成比例的电压仅高出由于具有与存取晶体管相同的结构的P沟道晶体管进行二极管连接而产生的发生电压。
另外，第1参考电压发生电路(Vdd参考用负载)通过将第1电源(Vdd)和接地之间的电压用电阻分压而生成第2参考电压(Vdl)，第2参考电压发生电路(补偿用负载)最好在第1节点和第2节点之间，具有与进行二极管连接的晶体管串联的第1电阻元件和在第2节点与接地之间连接的第2电阻元件，并基于在第2电阻元件两端产生的电压生成第3参考电压(Vpoi)。
字线电压发生器通过上述的结构，向第1及第2比较电路提供比提供给存储单元的第1电源电压Vdd还高的第2电源电压Vdd3，而且，第1和第2参考电压发生电路及第2比较电路(统称参考电压电路)，产生比与外部电源电压Vdd成比例的电压仅高出由于P沟道晶体管的二极管连接而产生的发生电压，作为第1参考电压Vref，第1比较电路输出与第1参考电压Vref相等的电压，作为字线驱动电压Vwl。因此，对于大范围的外部电压Vdd，可以最有效地减少存储单元截止时的沟道漏电流，可以不必设置充电泵电路等来生成升压电源，从而制作电路面积比较少的半导体存储器件。
另外，本发明的半导体存储器件，与逻辑电路和模拟电路混合搭载在同一半导体芯片中，半导体芯片具有用于与外部连接的多个输入输出部(I/O)，提供给多个I/O和模拟电路的电源最好与第2电源共用。
如果采用这种结构，则可以减少提供给半导体芯片的电源数量。
另外，在本发明的半导体存储器件中，最好构成被供给高电压(Vdd3)的第1及第2比较电路的晶体管的栅极氧化膜膜厚，比被供给更低电压(Vdd)的存取晶体管的栅极氧化膜膜厚还厚，能确保构成第1及第2比较电路的晶体管的栅极氧化膜的可靠性。
另外，在本发明的半导体存储器件中，最好构成被供给了高电压(Vdd3)的第1及第2比较电路的晶体管的栅极氧化膜的膜厚，比被供给了更低电压(Vdd)的存取晶体管的栅极氧化膜的膜厚还厚，构成第1及第2比较电路的晶体管的栅极氧化膜，与构成被供给了高电压(Vdd3)的上述多个I/O和模拟电路的晶体管的栅极氧化膜通过相同的制造工序制造，能确保第1及第2比较电路和多个I/O以及模拟电路的栅极氧化膜的可靠性，同时可以控制制造成本的增高。
另外，在本发明的半导体存储器件中，最好构成被供给了高电压(Vwl)的多个字线驱动电路的晶体管的栅极氧化膜，同样与构成被供给了高电压(Vdd3)的第1及第2比较电路的晶体管的栅极氧化膜通过相同的制造工序制造，能确保构成多个字线驱动电路的晶体管的氧化膜的可靠性。
另外，在本发明的半导体存储器件中，最好构成被供给了高电压(Vwl)的多个字线驱动电路的晶体管的栅极氧化膜，同样与构成被供给了高电压(Vdd3)的第1及第2比较电路的晶体管的栅极氧化膜以及多个I/O和模拟电路的晶体管的栅极氧化膜通过相同的制造工序制造，能确保构成多个字线驱动电路的晶体管的栅极氧化膜的可靠性，同时能控制制造成本的增高。
另外，在本发明的半导体存储器件中，最好多个动态随机存取存储器的电容单元由第2的P沟道晶体管构成，本发明的半导体存储器件通过普通的逻辑工艺制造，不提高制造成本就能制作本发明的半导体存储器件。
另外，在本发明的半导体存储器件中，字线电压发生器，最好在输入的控制信号(老化信号NBI)为第1电压电平(高电平)时(通常动作时)，产生第1电源电压加上第1补偿电压后的电压，在控制信号为第2电压电平(低电平)时(老化测试时)，产生第1电源电压加上比第1补偿电压还低的第2补偿电压后的电压。
如果采用这种结构，则在老化测试时，可以降低第1参考电压Vref、即字线WL的截止电压，因此即使外部电源Vdd被施加了高电压时，也可以避免在字线WL上施加不必要的高电压。
图1所示是本发明的第1实施例的半导体存储器件中的存储单元的结构的电路图。
图2所示是第1实施例的半导体存储器件中的字线驱动电路系统的结构的方块图。
图3所示是图2的字线驱动电路200的内部结构的电路图。
图4所示是图2的字线电压发生器202的内部结构的电路图。
图5所示是图4的参考电压发生电路401的内部结构的方块图。
图6所示是图5的Vdd参考用负载501的内部结构的电路图。
图7所示是图5的补偿用负载502的内部结构的电路图。
图8所示是图5的第2运算放大器电路500的内部结构的电路图。
图9所示是图4的第1运算放大器电路400的内部结构的电路图。
图10所示是存储阵列部分的动作时序图以及电位图。
图11所示是各主要电压对外部电压的依存性曲线图。
图12所示是图7的P沟道晶体管701的源极、漏极间的电流i(R5)和源极、漏极间的电压Vsd(701)之间的关系曲线图。
图13所示是本发明的第2实施例的半导体存储器件中的补偿用负载502′的内部结构的电路图。
图14所示是现有的DRAM的存储单元的结构的电路图。
具体实施例方式
以下，参考附图对本发明的最佳实施例进行说明。
(第1实施例)图1所示是本发明的第1实施例的半导体存储器件中的存储单元的结构的电路图。在图1中，100是存储单元，WL是字线，BL是位线，101是存取晶体管，102是电容(电容元件)，VCP是单元阳极电源。这样的结构与现有的例子是相同的。存取晶体管101由P沟道晶体管构成。作为存取晶体管101的栅极氧化膜，采用膜厚薄的(1.9nm～3.0nm)氧化膜。另外，电容102可以是半导体夹着绝缘膜的结构，也可以采用MOS晶体管的栅极电容。此时，为了抑制穿过栅极的漏电流，MOS晶体管的栅极氧化膜采用膜厚稍厚的膜(2.4nm～5.0nm)。漏电流不会成为问题时，可以使用与存取晶体管101的栅极氧化膜相同的膜厚(通过同一制造工艺可以制造的膜厚)。电容102采用MOS晶体管的栅极电容时，通过采用与存取晶体管101同样的制造工序，可以简化制造工序，可以通过普通的逻辑工艺制作本实施例的半导体存储器件。
图2所示是本实施例的半导体存储器件中的字线驱动电路系统的结构的方块图。在图2中，200是字线驱动电路，201是行地址译码电路，202是字线电压发生器，Vwl是字线驱动电压，XAj、XBj是行地址译码信号，WDEN是字线驱动时序信号，Vdd、Vdd3是外部电源。
作为第1电源的外部电源Vdd是一低电压电源(例如1.5V)，与将存储单元100配置成矩阵形的阵列以外的外围控制电路等的逻辑电路、及激活存储核心的内部位线BL时所使用的读出放大器进行电连接。作为第2电源的外部电源Vdd3是一高电压电源(例如3.3V)，向与搭载本发明实施例的半导体存储器件的硅芯片的外部相连接的I/O、及同时搭载的模拟模块(相同步逻辑(PLL)电路、数字/模拟转换器(DAC)、模拟/数字转换器(ADC)等)提供电压。
仅并列配置预定数量(例如1024个)的字线驱动电路200，分别驱动各个字线WL。从行地址译码电路201输出多个行地址译码信号XAj(例如j＝0～63)、XBj(例如j＝0～15)。另外，从行地址译码电路201输出字线驱动时序信号WDEN。多个行地址译码信号XAj、XBj以预定的组合1个个地供给各字线驱动电路200。字线驱动时序信号WDEN被提供给各字线驱动电路200。
字线电压发生器202接受外部电源Vdd以及Vdd3供给的电压，并输出字线驱动电压Vwl。字线驱动电压Vwl均等地提供给各字线驱动电路200。
图3所示是图2的字线驱动电路200的内部结构的电路图。在图3中，30是电平移相器(lever shifter)，300、302、303是P沟道晶体管，301、304、305是N沟道晶体管，306是第1倒相器，307是3输入与非(NAND)门，308是电平移相器输出节点，Vss是接地电位。
如上所述，预定的行地址译码信号XAj、XBj、字线驱动时序信号WDEN1条1条地供给字线驱动电路200。行地址译码信号XAj、XBj、字线驱动时序信号WDEN输出给3输入与非门307，3输入与非门307的输出信号输出给电平移相器30。
电平移相器30由P沟道晶体管302、303、N沟道晶体管304、305、及第1倒相器306构成。字线驱动电压Vwl被提供给P沟道晶体管302、303的源极以及衬底，P沟道晶体管302的漏极以及P沟道晶体管303的栅极与电平移相器输出节点308连接。P沟道晶体管303的漏极与P沟道晶体管302的栅极连接。N沟道晶体管304、305的源极以及衬底与接地电位Vss连接，N沟道晶体管304的漏极与电平移相器输出节点308连接，其栅极与3输入与非门307的输出端子连接。而且，N沟道晶体管305的漏极与P沟道晶体管303的漏极连接，其栅极与第1倒相器306的输出端子连接。
字线WL与字线复位用P沟道晶体管300的漏极连接。字线驱动电压Vwl提供给P沟道晶体管300的源极以及衬底。并且，字线WL与激活字线用的N沟道晶体管301的漏极连接。N沟道晶体管301的源极以及衬底与接地电位Vss连接。P沟道晶体管300以及N沟道晶体管301的栅极与电平移相器输出节点308连接。
为防止积蓄在电容102(图1)上的电荷通过存取晶体管101(图1)泄漏，加在字线WL上的字线驱动电压Vwl比加在位线上的电压还高。因此，被供给了字线驱动电压Vwl的P沟道晶体管300、302、303以及N沟道晶体管301、304、305采用的栅极氧化膜(3.0nm～7.5nm)比构成存储单元的存取晶体管101的厚。上述栅极氧化膜通过与如下栅极氧化膜同时制造，可以控制成本的增加，所述的如下栅极氧化膜是与搭载本实施例半导体存储器件的硅芯片外部连接的连接I/O部所使用的晶体管的栅极氧化膜，或者是同时搭载的一般施加高电压的模拟模块(PLL电路、DAC、ADC等)所使用的晶体管的栅极氧化膜。
图4所示是图2的字线电压发生器202的内部结构的电路图。在图4中，400是作为第1比较电路的第1运算放大器电路，401是参考电压发生电路，Vref是第1参考电压。第1运算放大器电路400由外部电源Vdd3提供电压，参考电压发生电路401由外部电源Vdd以及外部电源Vdd3提供电压。参考电压发生电路401生成第1参考电压Vref，第1参考电压Vref输入第1运算放大器电路400。
图5所示是图4的参考电压发生电路401的内部结构的电路图。在图5中，500是作为第2比较电路的第2运算放大器电路，501是作为第1参考电压发生电路的Vdd参考用负载，502是作为第2参考电压发生电路的补偿用负载，Vdl是第2参考电压，Vpoi是第3参考电压。Vdd参考用负载501由外部电源Vdd提供电压，并输出第2参考电压Vdl。补偿用负载502由第1参考电压Vref提供电压，并输出第3参考电压Vpoi。第2运算放大器电路500输出第1参考电压Vref，并且输入第2参考电压Vdl以及第3参考电压Vpoi。
图6所示是图5的Vdd参考用负载501的结构的电路图。在图6中，R1～R4为电阻元件，F1以及F2为熔断元件。电阻元件R1～R4顺次串联连接，电阻元件R1的一端与接地电位Vss连接，电阻元件R4的一端与外部电源Vdd连接。从电阻元件R1和电阻元件R2连接的节点输出上述第2参考电压Vdl。作为电阻元件R1～R4，为了控制消耗电流，一般选择高阻值的电阻元件(直至几十KΩ)，未被硅化物(salicide)化的多晶硅和扩散层被用做电阻元件。电阻元件R3元件与熔断元件F1并联，电阻元件R4与熔断元件F2并联。图6中所示的与熔断元件并联的2个电阻元件是串联的，也可以再增加分开的电阻数量，使用不少于3个的电阻元件串联。
图7所示是图5的补偿用负载502的结构的电路图。在图7中，R5～R8是电阻元件，F3以及F4是熔断元件。701是进行二极管连接的P沟道晶体管。电阻元件R5的一端与接地电位Vss连接。电阻元件R5的另一端与P沟道晶体管701的栅极以及漏极连接，并在此处输出第3参考电压Vpoi。P沟道晶体管701的衬底和源极与电阻元件R6的一端连接。P沟道晶体管701的栅极氧化膜采用与存取晶体管101(图1)的栅极氧化膜同样膜厚的氧化膜。电阻元件R6另一端与电阻元件R7的一端连接，电阻元件R7的另一端与电阻元件R8的一端连接。电阻元件R6与熔断元件F3并联，电阻元件R7与熔断元件F4并联。第1参考电压Vref提供给电阻元件R8的另一端。为了控制消耗电流，电阻元件R5～R8一般选择高阻值的电阻元件(直至几十KΩ)，未被硅化物化的多晶硅和扩散层被用做电阻元件。图7中所示的与熔断元件并联的2个电阻元件是串联的，也可以再增加分开的电阻数量，使用不少于3个的电阻元件串联。
图8所示是图5的第2运算放大器电路500的内部结构的电路图。第2运算放大器电路500是普通的差动运算放大器电路。在图8中，800、801、802是P沟道晶体管，803、804、805是N沟道晶体管。这些晶体管分别采用比构成存储单元的存取晶体管101(图1)的栅极氧化膜还厚的氧化膜(3.0nm～7.5nm)。P沟道晶体管800、801为电流反射镜的结构，它们的漏极分别与N沟道晶体管803、804的漏极连接。外部电源Vdd3提供给P沟道晶体管800、80l的源极。N沟道晶体管803、804的源极与N沟道晶体管805的漏极连接，N沟道晶体管805的源极与接地电位Vss连接，外部电源Vdd3提供给其栅极。第2参考电压Vdl提供给N沟道晶体管803的栅极，第3参考电压Vpoi提供给N沟道晶体管804的栅极。P沟道晶体管802的栅极与N沟道晶体管803的漏极连接，外部电源Vdd3提供给其源极，从其漏极输出第1参考电压Vref。
图9所示是图4的第1运算放大器电路400的内部结构的电路图。第1运算放大器电路400是普通的差动运算电路。在图9中，900、901、902是P沟道晶体管，903、904、905是N沟道晶体管。这些晶体管分别采用比构成存储单元的存取晶体管101(图1)的栅极氧化膜还厚的氧化膜(3.0nm～7.5nm)。P沟道晶体管900、901为电流反射镜的结构，它们的漏极分别与N沟道晶体管903、904的漏极连接。外部电源Vdd3提供给P沟道晶体管900、901的源极。N沟道晶体管903、904的源极与N沟道晶体管905的漏极连接，N沟道晶体管905的源极与接地电位Vss连接，外部电源Vdd3提供给其栅极。第1参考电压Vref供给N沟道晶体管903的栅极，字线电压WL提供给N沟道晶体管904的栅极。P沟道晶体管902的栅极与N沟道晶体管903的漏极连接，外部电源Vdd3提供给源极，从漏极输出字线电压VWL。
接下来，就如上所述结构的半导体存储器件的动作进行说明。
图10所示是存储阵列部分的动作时序图以及电位图。NBL是与位线BL相反的互补位线。行地址译码电路201对外部行地址进行解码，将行地址译码信号XAj、XBj之中预定的信号1条1条地置为高电平。之后，按照预定的时序，行地址译码电路201将字线驱动时序信号WDEN置为高电平。在被供给了行地址译码信号XAj、XBj的高电平部分的字线驱动电路200中，3输入与非门307的输出信号变成低电平。在这之外的字线驱动电路中，3输入与非门307的输出信号不会从高电平发生改变。在3输入与非门307的输出信号为高电平时，N沟道晶体管304导通，电平移相器输出节点308变成接地电位Vss，P沟道晶体管300导通，N沟道晶体管301截止。此时，字线WL被施加字线驱动电压Vwl。
另一方面，如果输入与非门307的输出变为低电平，则第1倒相器306的输出信号变为高电平，N沟道晶体管305导通。而且，N沟道晶体管304截止，结果是电平移相器输出节点308被施加字线驱动电压Vwl。因此，P沟道晶体管300截止，N沟道晶体管301导通。即，字线WL成为接地电位Vss。
如果将字线WL设定为接地电位Vss，则与之连接的多个存取晶体管101导通，电容102所蓄积的电荷由位线BL读出。位线BL都出的电荷，与一般的DRAM的动作相同，被读出放大器等放大。直至位线BL以及互补位线NBL的高电平达到外部电源Vdd为止进行充电，直至低电平达到接地电位Vss为止进行放电。
在字线WL被施加字线驱动电压Vwl时，与之连接的多个存取晶体管101的栅极就被施加字线驱动电压Vwl。字线驱动电压Vwl变成比位线BL的高电平、即外部电源Vdd的电压仅高出预定电压的电压。因此存取晶体管101的沟道漏电，与多个存取晶体管101的栅极被施加外部电源Vdd时相比，可以抑制到百分之一左右。
接下来，就字线电压发生器202产生字线驱动电压Vwl的组合加以说明。
图11所示是各主要电压对外部电压Vdd的依存性曲线图。在Vdd参考用负载501中，当电阻元件R1、R2的阻值为r1、r2时，第2参考电压Vdl为r2×Vdd/(r1+r2)，成为与外部电源成比例的电压。而且，第2运算放大器电路500以使第2参考电压Vdl和第3参考电压Vpoi相等的方式产生第1参考电压Vref。在补偿用负载502中，当电阻元件R5的阻值为r5时，电阻元件R5中流过(r2×Vdd/(r1+r2))/r5＝i(R5)的电流。在图7中的电压Vtr上产生由电流i(r5)决定的电压。
图12所示是补偿用负载502中的P沟道晶体管701的源极、漏极间的电流(i(R5))与源极、漏极间的电压Vsd(701)之间的关系的曲线图。对P沟道晶体管701进行二极管连接，因此产生的源极、漏极间的电压Vsd(701)变成接近P沟道晶体管701的阈值电压(Vt)的电压，发生的电压相对于电流i(R5)大致成直线增加。因为在P沟道晶体管701上流动的电流i(R5)相对于外部电源Vdd线性地增加，所以图7中的电压Vtr如图11所示，成为从P沟道晶体管701的阈值电压Vt开始大致线性地增加的电压。因此，第1参考电压Vref成为Vpoi(＝Vdl)+Vtr的电压。
通过适当地选择P沟道晶体管701的源极、漏极间电压Vsd(701)相对外部电源Vdd的斜率、与电阻元件R8的发生电压相对外部电源Vdd的斜率之和，以及适当地选择第2参考电压Vdl相对外部电源Vdd的斜率，可以产生外部电源Vdd+ΔV(例如ΔV＝0.4V)的电压，来作为第1参考电压Vref。如上所述，可以产生比外部电源Vdd高的电压来作为第1参考电压Vref，是由于向第2运算放大器电路500供给了外部电源Vdd3(比外部电源Vdd高的电压)所致。
第1运算放大器电路400接受第1参考电压Vref，输出与第1参考电压Vref相同的电压、即字线驱动电压Vwl。外部电源Vdd3(比外部电源Vdd还高的电压)提供给第1运算放大器电路400，通过P沟道晶体管902向字线WL提供电流。为了驱动字线WL，P沟道晶体管902采用具有充足电流供给能力的晶体管尺寸。
如上所述，根据本实施例，其构成为向第1运算放大器电路400以及参考电压发生电路401提供外部电源Vdd3，因此可以不需要充电泵电路等就能构成小电路面积的字线电压发生器202。该外部电源Vdd3是高电压(例如3.3V)电源，向与搭载着采用本实施例的半导体存储器件的硅芯片的外部连接的连接I/O提供电压，同时向所搭载的模拟模块(PLL电路、DAC、ADC等)提供电压，是它们的共用电源，因此可以削减电源端子。
另外，通过将参考电压发生电路401构成为产生如下电压，即，产生比与外部电源Vdd成比例的电压仅高出因P沟道晶体管701进行二极管连接而发生的电压的电压，可以消除P沟道晶体管701发生的电压对外部电源Vdd的依存性，可以产生Vdd+ΔV的电压作为字线WL截止时的电压，对于大范围的外部电压Vdd，可以最有效地减少存储单元截止时的沟道漏电流。
另外，通过将在字线电压发生器202内的第1运算放大器电路400以及第2运算放大器电路500中使用的晶体管形成为、栅极氧化膜比构成存储单元的存取晶体管101还厚的结构，可以确保施加高电压的字线电压发生器202的可靠性。
另外，通过将在字线驱动电路200中使用的晶体管形成为、栅极氧化膜比构成存储单元的存取晶体管101还厚的结构，可以确保施加高电压的字线驱动电路200的可靠性。
(第2实施例)接下来，就本发明的第2实施例加以说明，本实施例的字线电压发生器202中的补偿用负载和第1实施例不同。
图13所示是本发明的第2实施例的半导体存储器件的补偿用负载502′的内部结构的电路图。在图13中，R9、R10是电阻元件，1300是P沟道晶体管，NBI是老化信号。而且，对于与表示第1实施例中补偿用负载502结构的图7相同的结构要素，给予了相同的符号，因此省略其说明。
在图13中，本实施例的补偿用负载502′的不同之处是将图7所示的第1实施例的补偿用负载502的电阻元件R8分成2个串联的电阻元件R9和R10，电阻元件R10与P沟道晶体管1300并联。向电阻元件R10的一端与P沟道晶体管1300的源极以及衬底提供第1参考电压Vref，电阻元件R10的另一端与P沟道晶体管1300的漏极和电阻元件R9的一端连接。而且，向P沟道晶体管1300的栅极施加老化信号NBI。
接下来，就本实施例中的补偿用负载502′的动作加以说明。
老化信号NBI是在老化测试时变成低电平的信号，在通常动作时为高电平。在通常动作时，老化信号NBI是高电平，因此P沟道晶体管1300截止，并产生与第1实施例相同的电压作为第1参考电压Vref。在老化测试时，老化信号NBI变成低电平，P沟道晶体管1300导通，产生比第1实施例更低的电压作为第1参考电压Vref。
如上所述，根据本实施例，在老化测试时可以降低第1参考电压Vref，即、可以降低字线WL的截止电压。通过这样的结构，即使在老化测试时施加高电压作为外部电源Vdd，也可以防止对字线WL施加不必要的高电压。
如以上说明，根据本实施例，通过向字线电压发生器提供比提供给存储单元的外部电源Vdd还高的外部电源Vdd3，并通过将参考电压发生电路形成为产生如下电压，即、产生比与外部电源成比例的电压高出由于P沟道晶体管进行二极管连接而发生的电压的电压，对于大范围的外部电压Vdd，可以最有效地减少存储单元截止时的沟道漏电流，可以制作电路面积比较小的半导体存储器件。
权利要求
1.一种半导体存储器件，其特征在于，具备多个动态随机存取存储器，具有漏极与位线连接、栅极分别与多个字线连接、源极与电容连接的存取晶体管；多个字线驱动电路，分别与上述多个字线连接；及字线电压发生器，与上述多个字线驱动电路连接；从外部供给的第1电源供给驱动上述位线的读出放大器，上述字线电压发生器接受上述第1电源以及从外部提供的第2电源的电压，并产生如下电压作为字线驱动电压提供给上述多个字线驱动电路，该电压比上述第1电源电压更接近上述第2电源电压、且与上述第1电源电压的差和与上述第2电源电压的差之间相差一个预定电压。
2.如权利要求1所记载的半导体存储器件，其特征在于，上述字线电压发生器具备第1比较电路，对提供给上述字线驱动电路的字线驱动电压和第1参考电压进行比较，对上述字线驱动电压的信号线和上述第2电源之间的导通进行控制；第1参考电压发生电路，生成与上述第1电源的电压成比例的电压作为第2参考电压；第2参考电压发生电路，从第2节点生成第3参考电压，所述第2节点通过进行二极管连接的晶体管与施加上述第1参考电压的第1节点连接；及第2比较电路，对上述第2参考电压和上述第3参考电压进行比较，从而决定上述第1参考电压。
3.如权利要求2所记载的半导体存储器件，其特征在于，上述第1电源的电压具有正极性，上述第2电源电压比上述第1电源电压高。
4.如权利要求3所记载的半导体存储器件，其特征在于，上述第1参考电压发生电路利用电阻对上述第1电源和接地之间的电压进行分压来生成上述第2参考电压，上述第2参考电压发生电路，在上述第1节点和上述第2节点之间，具有与进行二极管连接的上述晶体管串联的第1电阻元件、及连接在上述第2节点和接地之间的第2电阻元件，基于在上述第2电阻元件两端产生的电压生成上述第3参考电压。
5.如权利要求3所记载的半导体存储器件，其特征在于，上述存取晶体管是P沟道晶体管。
6.如权利要求2所记载的半导体存储器件，其特征在于，构成上述第1及第2比较电路的晶体管的栅极氧化膜的膜厚，比上述存取晶体管的栅极氧化膜的膜厚还厚。
7.如权利要求2所记载的半导体存储器件，其特征在于，上述半导体存储器件与逻辑电路混合搭载在同一半导体芯片中，上述半导体芯片具有多个用于与外部连接的输入输出部(I/O)，提供给上述多个I/O的电源与上述第2电源是共用的。
8.如权利要求2所记载的半导体存储器件，其特征在于，上述半导体存储器件与模拟电路混合搭载在同一半导体芯片中，提供给上述模拟电路的电源与上述第2电源是共用的。
9.如权利要求7所记载的半导体存储器件，其特征在于，构成上述第1及第2比较电路的晶体管的栅极氧化膜的膜厚比上述存取晶体管的栅极氧化膜的膜厚还厚，构成上述第1及第2比较电路的晶体管的栅极氧化膜是在与制造构成上述多个I/O的晶体管的栅极氧化膜相同的制造工序制造的。
10.如权利要求8所记载的半导体存储器件，其特征在于，构成上述第1及第2比较电路的晶体管的栅极氧化膜的膜厚比上述存取晶体管的栅极氧化膜的膜厚还厚，构成上述第1及第2比较电路的晶体管的栅极氧化膜是在与制造构成上述模拟电路的晶体管的栅极氧化膜相同的制造工序制造的。
11.如权利要求6所记载的半导体存储器件，其特征在于，构成上述多个字线驱动电路的晶体管的栅极氧化膜，是在与制造构成上述第1及第2比较电路的晶体管的栅极氧化膜相同的制造工序制造的。
12.如权利要求7所记载的半导体存储器件，其特征在于，构成上述多个字线驱动电路的晶体管的栅极氧化膜，是在与制造构成上述第1及第2比较电路的晶体管的栅极氧化膜、及构成上述多个I/O的晶体管的栅极氧化膜相同的制造工序制造的。
13.如权利要求8所记载的半导体存储器件，其特征在于，构成上述多个字线驱动电路的晶体管的栅极氧化膜，是在与制造构成上述第1及第2比较电路的晶体管的栅极氧化膜、及构成上述模拟电路的晶体管的氧化膜相同的制造工序制造的。
14.如权利要求5所记载的半导体存储器件，其特征在于，上述多个动态随机存取存储器的电容元件由第2的P沟道晶体管构成。
15.如权利要求11所记载的半导体存储器件，其特征在于，上述半导体存储器件是通过普通的逻辑工艺制造的。
16.如权利要求2所记载的半导体存储器件，其特征在于，上述字线驱动电压大致比上述第1电源的电压高0.4V。
17.如权利要求5所记载的半导体存储器件，其特征在于，上述进行二极管连接的晶体管是具有与上述存取晶体管相同结构的P沟道晶体管，上述字线驱动电压比与上述第1电源电压成比例的电压仅高出因进行二极管连接的晶体管的二极管连接而产生的发生电压部分。
18.如权利要求1所记载的半导体存储器件，其特征在于，上述字线电压发生器，在输入的控制信号为第1电压电平时，产生上述第1电源电压加上第1补偿电压后的电压，在上述控制信号为第2电压电平时，产生上述第1电源电压加上比第1补偿电压还低的第2补偿电压后的电压。
全文摘要
本发明提供一种电路面积较小的、可以提高存储单元的数据保持特性的半导体存储器件。在字线电压发生器中，将比提供给存储单元的第1电源电压Vdd还高的第2电源电压Vdd3施加给第1运算放大器电路及参考电压发生电路，参考电压发生电路产生的电压比与第1电源电压Vdd成比例的电压还高出因对P沟道晶体管进行二极管连接而产生的发生电压，作为第1参考电压Vref，第1运算放大器电路输出与第1参考电压Vref相等的电压，作为字线驱动电压Vwl。因此，不需要充电泵电路等就能减少存储单元截止时的漏电流。
文档编号G11C7/06GK1467747SQ0313834
公开日2004年1月14日 申请日期2003年5月27日 优先权日2002年5月28日
发明者折笠宪一 申请人:松下电器产业株式会社