专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件。更具体地讲，本发明涉及一种包括暂时存储要写入一个存储器阵列的数据的页面缓冲器部分的半导体存储器件。
背景技术：
在广泛使用的半导体存储器件中，当用比较低的速率将数据写入一个存储器阵列时，提供一个页面缓冲电路暂时存储要写入到存储器阵列的数据，以便用一个适合于将数据写入到存储器阵列中的速率的速率从页面缓冲电路读出数据。这种半导体存储器的代表性例子是存速存储器。
以下通过说明利用页面缓冲电路的数据写入操作来阐明常规的闪存器。
图9是显示具有一个页面缓冲电路的常规闪存器500的方框图。在图9中，示出了包括在写入操作中的闪存器500的各个部分。
闪存器500具有一个用户接口(此后称为UI)电路510，一个页面缓冲电路520，一个写入状态机(此后称为WSM)电路530，一个写入控制电路540，一个包括多个存储单元的存储器阵列550，和一个读出电路560。
闪存器500经过一个控制总线501、一个地址总线502、和一个数据总线503，分别从和向外部接收和输出控制信号、地址信号、和数据信号。
当分别经过控制总线501、地址总线502、和数据总线503从外部给闪存器500提供指示写入操作的控制信号、写入地址信号、或数据信号时，UI电路510翻译这些信号的内容。然后，UI电路510经过控制总线511将控制信号提供到页面缓冲电路520，这个控制信号指令页面缓冲电路520存储要写入到存储器阵列的存储单元中的写入数据。
当经过控制总线511从UI电路510给页面缓冲电路520提供控制信号时，经过有关一个经过地址总线512发送的地址信号指示的地址的数据总线513存储数据。当把数据存储在页面缓冲电路520时，将一个指令WSM电路530开始写入操作的控制信号从UI电路510经过控制总线514提供到WSM电路530。
当经过控制总线514从UI电路510将控制信号提供到WSM电路530时，WSM电路530分别经过控制总线532和地址总线535将另一个指令页面缓冲电路520读出数据的控制信号和指示一个读出地址的地址信号提供给页面缓冲电路520。根据这些信号从页面缓冲电路520读出数据，并且经过数据总线521提供到WSM电路530。
从WSM电路530分别经过地址总线535和控制总线536将地址信号和控制信号提供给存储器阵列550。
存储器阵列550包括一个解码器。当经过控制总线536提供了一个指示将数据写入到存储器阵列550中的控制信号时，在存储器阵列550中，解码器将地址信号和控制信号译码；选择对应于写入数据的一个存储单元的字线和位线；选择希望的存储单元；和将存储单元设置到写入模式。
此外，还经过数据总线533从WSM电路530将已经从页面缓冲电路520读出的数据提供到写入控制电路540。还经过控制总线534从WSM电路530将指令该写入控制电路540将数据写入到存储阵列550的存储单元中的控制信号提供到写入控制电路540。
当从WSM电路530经过数据总线533将指示写入数据的数据信号，和经过控制总线534将控制信号提供到控制电路540时，经过一个用于包含在存储器阵列550的一个存储单元的位线总线551将位信号提供到存储器阵列550，并且对在这个存储单元执行写入操作。
在执行了写入操作之后，当需要验证存储单元是否已经到达一个希望的阈值电压的验证操作时，对存储单元执行一个读出操作，并且读出电路560感测流过位线的电流，以验证对应于感测的电流的电压是否达到阈值电压。
在这个验证操作中，分别经过地址总线535和控制总线536将一个地址信号和一个控制信号从WSM电路530提供到存储器阵列550，以便将已经对其执行了写入操作的存储单元设置到读出模式。在读出电路560中，当从WSM电路530经过控制总线537提供了一个控制信号时，从存储单元读出数据，并且经过数据总线561将读出的数据输出到WSM电路530。
在WSM电路530中，将要经过数据总线533提供的写入数据与经过数据总线561提供的当前写入状态比较，以便确定写入操作是否已经完成。当比较的结果显示写入操作已经适当地执行时，那么认为对存储单元的写入操作已经完成。当确定写入操作没有适当地执行时，那么对不适当地执行了写入操作的存储单元再次执行写入操作。
UI电路510利用经过控制总线531传送的存储器阵列550的写入状态，以便确定存储阵列550的状态转变，并且也可以经过数据总线503将存储器阵列550的写入状态输出到外部。
在闪存器500中，反复地进行一系列的上述写入操作，直到所有存储在页面缓冲电路520中的数据写入到存储器阵列550。
图10是解释闪存器500的写入过程的流程图。在此，例如，假设闪存器500中的数据写入是利用一个单一的数据总线宽度控制的，并且读出操作和写入操作都是利用数据总线宽度执行的。应当注意，尽管除了下述的过程之外，实际上需要各种不同的设置、验证操作、电压控制、等等，但是说明中省略了那些没有直接包括在写入操作中的过程。
在写入操作开始之前，在步骤7001，将存储器阵列550(见图9)设置到写入模式。在闪存器500中，由于写入操作一般需要高电压，因而固定地使用一个预定的高电压，以避免每次执行数据写入时重置电压，以便能够保持这个高电压，直到一系列的写入操作完成。这样具有提高存储器阵列550的速度的效果。
接下来，在步骤7002，将闪存器500的一个内部地址设置为一个执行数据写入的开始地址。
接下来，在步骤7003，从页面缓冲电路520(见图9)读出数据。
然后，在步骤7004，将存储在页面缓冲电路520中的数据写入到在内部地址指示的地址的存储单元。
在步骤7005，确定当前内部地址是否是写入数据的结束地址。在当前内部地址是结束地址时，写入操作系列完成。在当前内部地址不是结束地址时，在步骤7006，内部地址更新部分更新内部地址(例如，通过一个递增部分递增内部地址)，并且处理过程返回到步骤7003。重复进行这个处理过程循环，直到数据写入完成到结束地址。
如上所述，可以把所有存储在页面缓冲电路520中的数据写入到存储器阵列550中。
接下来，说明根据闪存器500的数据总线的宽度来控制数据写入的情况。当前，主要有一种在逐字节基础上处理数据的字节模式(byte-mode)数据总线(一个字节包含8位)，和一种在逐字的基础上处理数据的字模式(word-mode)数据总线(一个字包含16位)。在闪存器500中，用户可以任意选择两种数据总线中的任意一种。
在这里，假设页面缓冲电路520的大小是16个字或32字节(即，256位)。还假设除了开始地址之外，可以任意地确定对页面缓冲电路520的写入数据的顺序；并且根据指示一个外部输入到闪存器500的地址的地址信号确定存储器阵列550中写入数据的地址。
图11示出了数据与输入到闪存器500的地址信号和一个数据信号指示的地址之间的关系；页面缓冲电路520的地址与存储在页面缓冲电路520的该地址的数据之间的关系；和存储器阵列550的地址与从页面缓冲电路520读出以便写在存储器阵列550的该地址的数据之间的关系。
图11A是一个示出了输入到闪存器500中的地址信号指示的地址(写入字地址)，和包含低位字节(写入数据(低字节))和高位字节(写入数据(高字节))的数据的表。
图11B是一个示出了页面缓冲电路520的地址(页面缓冲器地址)，和存储在页面缓冲电路520的这些地址中的、包含低位字节(页面缓冲器数据(低字节))和高位字节(页面缓冲器数据(高字节))的数据的表。
图11C是一个示出了要将数据写入到存储器阵列550中的地址(写入字地址)，和从页面缓冲电路520读出的包含低位字节(写入数据(低字节))和高位字节(写入数据(高字节))的数据的表。
当把图11A中所示的写入数据输入到字节模式的闪存器500时，数据如图11B中所示那样存储在页面缓冲电路520中。
例如，存储器阵列500的写入字地址1006H，1007H，…，100EH，和100FH(图11A)对应于页面缓冲电路520的页面缓冲器地址6H，7H，…，EH，和FH(图11B)。存储器阵列550的写入字地址1010H，1011H，…，1015H，和1016H(图11A)对应于页面缓冲电路520的页面缓冲器地址0H，1H，…，5H，和6H(图11B)。要注意，后缀“H”代表十六进制记数法。
即使当一个外部数据总线在8-位总线和16-位总线之间切换时，考虑到16-位总线的操作速度，闪存器500的内部数据总线优选的是具有16-位的总线宽度。这本例中，将页面缓冲电路520构造成能够与16位总线兼容。在输入到闪存器500的数据中，开始地址1006H的高位字节(高字节)的数据是Data0，结束地址1016H的低位字节(低字节)的数据是Data31，总共是32字节。
如上所述，数据存储到页面缓冲电路520中，并且页面缓冲电路520利用一个16位总线操作。因此，当从页面缓冲电路520读出数据时，输出的数据具有对应于内部地址的图11C中所示的结构。但是，并不允许将地址100H的低位字节和地址1016H的高位字节写入到存储单元中。需要有一种防止数据写入的处理过程。
图12是用于说明可以根据字节模式和字模式的数据总线宽度控制的闪存器500中的写入过程的流程图。应当注意，尽管除了下述过程之外，实际上需要各种不同的设置、验证操作、电压控制、等等，但是说明中省略了那些不直接包括在写入处理中的过程。
步骤7101至7103中的处理过程与图10的流程图中所示的步骤7001至7003相同。
在步骤7104中，确定数据是以字节模式或是以字模式写入到页面缓冲电路520中。当以字模式执行对页面缓冲电路520的写入时，数据是在逐字的基础上写入到存储单元中的，从而不是仅把低位字节和高位字节中的一个写入到页面缓冲电路520的情况。对于字模式，处理过程转到步骤7111，在步骤7111执行写入。
另一方面，当以字节模式将数据写入到页面缓冲电路520时，写入是在逐字节的基础上执行的。对于字节模式，低位字节和高位字节是在步骤7105至7110中利用用于确定数据的有效性，并且，如果需要，禁止将其写入的处理过程处理的。
在这些步骤中，在步骤7105至7107中，当对页面缓冲电路520的写入是从一个高位字节开始的时候，如果不需要数据写入，那么禁止把对应于该高位字节的低位字节的写入数据写入到存储器阵列550中。
同样地，在步骤7108址7110中，当对页面缓冲电路520的写入在一个低位字节结束时，如果不需要数据写入，那么禁止把对应于该低位字节的高位字节的写入数据写入到存储器阵列550中。
为了实现这种写入禁止，例如，设想屏蔽掉在步骤7103中从页面缓冲电路520读出的一部分数据。作为替代，给写入控制电路540(见图9)提供一个用于允许或禁止在逐字节基础上写入的部分，并且控制允许信号或禁止信号，以便能够实现写入禁止处理过程。
根据上述处理过程，当在步骤7111中执行将数据写入到存储单元中时，可以禁止写入从页面缓冲电路520读出的高位字节/低位字节数据中的不需要的数据。
在完成了对一个目标地址的写入之后的步骤7112和7113与图10中的流程中的步骤7005和7006相同。
因此，可以根据字节模式和字模式将所有存储在页面缓冲电路520中的数据写入到存储器阵列550中。
接下来，提供根据多个数据总线宽度控制向具有页面缓冲电路520的闪存器写入数据的情况的另一个例子，其中闪存器具有一种页面模式读取功能，并且闪存器具有可以将三个或更多值设置为数据的多值存储单元(多值闪存器)。在此，与上述说明相同，说明用户可以任意地选择字节模式和字模式的闪存器的数据写入操作。
一般，从一个多值存储单元读出数据要比从一个可以存储两个值作为数据的二值存储单元读出数据花费更长的时间。因此，为了防止一个具有闪存器的系统的处理性能降低，闪存器的读出电路通常带有一种同时从多个存储单元读出数据的页面模式读出功能。在一些情况下，为了加快向多值存储单元等的写入，提供了一个用于暂时存储要写入到一个存储单元中的数据的页面缓冲电路。
在多值闪存器中，写入操作包括以分步方式写入值的多个步骤。在每一步骤中，在必须调节写入脉冲的强度的情况下，根据当前存储在一个存储单元中的数据、要存储的数据、和一个存储单元的多个阈值，确定是否执行将数据写入到一个存储单元中(施加一个写入脉冲)。
此外，在多值闪存器中，写入操作包括多个步骤，并且与二值存储单元相比，对一个单一存储单元的数据写入脉冲的强度较小。因此，可以同时在多个存储单元上执行写入数据。为此目的，设想将写入数据暂时存储在一个写入寄存器中。以下说明一个能够将数据同时写入到与可以由页面模式读出功能同时读出的数量的存储单元相同数量的存储单元的示例多值闪存器。
图13是解释一个可以根据字节模式和字模式的数据总线宽度控制的多值闪存器中的写入过程的流程图。应当注意，这里执行了多值写入过程的一个单一循环。在实际情况下，必须反复进行相同的处理过程。此外，尽管除了下述的过程之外，实际上需要各种不同的设置、验证操作和电压控制等等，但是，这里省略了不直接包括在写入操作中的过程的说明。
在步骤7201，将所有数据从写入寄存器中清除。除了那些明确规定为要进行写入的存储单元之外，禁止对存储单元写入。
然后，在步骤7202，将存储阵列550设置为读出模式。当使用多值存储单元时，根据存储单元的当前状态、要写入到存储单元中的数据、和存储单元的阈值电压，确定是否要执行写入。因此，需要在写入之前从存储单元读出数据。
接下来，在步骤7203，将闪存器500的内部地址设置到一个从其开始写入数据的开始地址。
接下来，在步骤7204，执行页面读出。结果，读出了当前存储单元的一个页面。
然后，在步骤7205，从页面缓冲电路520(见图9)读出要写入到当前内部地址的数据。
接下来，在步骤7206，将步骤7205中从页面缓冲电路520读出的数据与步骤7204中读出的各个存储单元的状态比较，以确定是否需要将写入脉冲施加到各个存储单元，并且准备写入数据。
接下来，在步骤7207，当以字节模式执行对页面缓冲电路520的写入时，存在着向仅对应于高位字节数据和低位字节数据中一个的存储单元的写入被禁止的可能性。因此，在步骤7210至7215中，仅对低位字节数据和高位字节数据中的一个用一种禁止其写入的处理过程进行处理。步骤7210至7215与图12的流程中的步骤7105至7110相同。
确定当前内部地址是否是写入数据的结束地址。在当前内部地址是结束地址时，处理过程转到步骤7216。在当前内部地址不是结束地址时，处理过程转到步骤7209。
在步骤7208，在当前内部地址是写入数据的结束地址或一个页面的结束地址时，处理过程转到步骤7216。在当前内部地址不是写入数据的结束地址或一个页面的结束地址时，处理过程转到步骤7209，在此步骤中，一个内部地址更新部分更新内部地址(例如，通过一个递增部分递增内部地址)，并且处理过程转到步骤7205。当内部地址到达写入数据的结束地址或一个页面的结束地址时，这个处理过程循环从步骤7213和步骤7214分支以转到步骤7215，或从步骤7208分支，从而转到步骤7216。
在步骤7216，已经准备好所有需要的写入数据，并且确定是否需要施加写入脉冲。当没有一个需要写入的存储单元时，写入处理过程终止。当存在需要写入的存储单元时，在步骤7217，将存储阵列550设置到写入模式，然后，在步骤7218，执行写入。通过上述处理过程，可以将写入脉冲施加到存储单元。
在上述具有页面缓冲电路520的常规闪存器500中，可能有不需要写入到存储单元中的数据存储在页面缓冲电路520中。因此，需要确定从页面缓冲电路520读出的数据是否是有效写入数据。
因此，在常规闪存器500中，需要通过WSM电路530处理从页面缓冲电路520读出的数据，以便禁止将不需要的数据写入到存储单元中。但是，在这种情况下，WSM电路530的控制是复杂的，导致处理速度降低。
这种问题在半导体存储器中特别显著，例如，在可以根据多个数据总线宽度控制的闪存器，具有页面模式读出功能的多值闪存器，等等。
发明内容
根据本发明的一个方面，提供了一种半导体存储器，包括一个包括多个存储单元的存储器阵列；用于暂时存储要写入到存储阵列中的数据的页面缓冲器部分；和用于屏蔽从页面缓冲器部分读出的数据的至少一部分的屏蔽部分。
在本发明的一个实施例中，屏蔽部分根据半导体存储器中的数据总线宽度屏蔽数据的一部分。
在本发明的一个实施例中，屏蔽部分包括一个用于当从页面缓冲器部分读出数据时，将存储器阵列的一个地址的值与存储器阵列的开始地址和结束地址中的至少一个的值比较的比较部分。根据比较部分的比较结果，确定是否要屏蔽数据。
在本发明的一个实施例中，屏蔽部分包括用于在从页面缓冲器部分读出数据时，确定存储器阵列的一个地址是否等于存储器阵列的开始地址和结束地址中的至少一个的匹配检测部分。根据匹配检测部分的匹配结果，确定是否要屏蔽数据。
在本发明的一个实施例中，屏蔽部分包括用于计算要写入存储器阵列中的数据片的数量的计数器部分。根据计数器部分的计数结果，确定是否要屏蔽数据。
在本发明的一个实施例中，屏蔽部分包括用于将从页面缓冲器部分读出的数据的一部分停用的停用部分。
在本发明的一个实施例中，多个存储单元中的每一个都是能够存储至少三个值的多值存储单元。半导体存储器包括一个用于同时读出多个存储单元中的一些的页面模式读出部分。
以下说明本发明的各种功能。
本发明的半导体存储器带有一个用于屏蔽从页面缓冲器部分读出的数据的至少一部分的屏蔽部分。“屏蔽”部分一词是指禁止数据写入的动作。例如，在一个将删除状态定义为数据“1”并且将写入状态定义为数据“0”的ETOX型闪存器中，屏蔽部分将一个存储单元中的数据改变到数据“1”。如这里使用的，将这样一种动作称为“屏蔽”，并且将屏蔽数据的功能称为“屏蔽功能”。
根据本发明，在诸如能够根据多个数据总线宽度控制的闪存器、具有页面模式读出功能的多值闪存器之类的半导体存储器中，当从页面缓冲器部分读出数据时，可以利用屏蔽部分屏蔽不需要写入到存储单元中的数据。因此，与常规闪存器不同，不需要利用WSM电路处理从页面缓冲电路读出的数据。因此，可以避免复杂的WSM电路控制。
为了确定屏蔽的必要性，可以使用存储器阵列的一个地址与存储器阵列的开始地址和结束地址中的至少一个的比较结果。
作为替代，为了确定屏蔽的必要性，可以使用存储器阵列的一个地址是否等于存储器阵列的开始地址和结束地址中的至少一个的确定结果。
此外，可以使用计算要写入到存储单元中的数据片的数量的结果。
此外，通过提供一个用于停用上述屏蔽功能的停用部分，当不需要屏蔽功能时，可以通过停用屏蔽功能，以与常规方式相同的方式使用页面缓冲电路，如同在利用一个单一数据总线宽度控制的闪存器中一样。
因此，这里所述的发明具有使得能够利用提供了一种可以控制从而能够禁止将存储在页面缓冲器电路中并且不需要写入的数据写入到存储器阵列中的半导体存储器，从而简化了WSM电路的写入控制的优点。
熟悉本领域的人员通过参考附图阅读和理解以下的详细说明，可以对本发明的这些和其它优点具有更清楚的了解。
图1是显示根据本发明实施例1的半导体存储器的方框图；图2是显示根据本发明的实施例1的半导体存储器中的页面缓冲器屏蔽电路的电路图；图3A至3C是显示图2的屏蔽确定电路的特定例子的电路图；
图4A是一个显示要写入到半导体存储器中的数据结构的表；图4B和4C是分别显示在本发明的实施例1和2中的半导体存储器中，要写入到半导体存储器中的数据结构的表，特别示出了从页面缓冲电路读出的、被页面缓冲器屏蔽电路屏蔽的数据；图5是用于解释本发明的实施例1的半导体存储器中，利用一个页面缓冲电路的写入操作的流程图；图6是显示根据本发明的实施例2的半导体存储器件的方框图；图7是用于解释本发明的实施例2的半导体存储器件中，利用一个页面缓冲电路的写入操作的流程图；图8是显示根据本发明的实施例3的半导体存储器件中的页面缓冲器屏蔽电路的电路图；图9是显示一个常规半导体存储器件的方框图；图10是用于解释常规半导体存储器件中利用页面缓冲电路写入操作的流程图；图11A是显示要写入到存储单元中的数据的示例结构的表；图11B是显示存储在页面缓冲电路中的数据的表；图11C是显示已经从页面缓冲电路读出的、要写入到存储单元中的数据的表；图12是用于解释常规半导体存储器中另一个利用页面缓冲电路的写入操作的流程图；和图13是用于解释常规半导体存储器中又一个利用页面缓冲电路的写入操作的流程图。
具体实施例方式
以下通过参考
实施例的方式描述本发明。
以下将闪存器作为本发明的半导体存储器件的例子来进行说明，尽管本发明的半导体存储器件并不限于闪存器。
尽管以下仅说明了利用页面缓冲电路的写入操作，但是，读出操作和擦除操作等使用常规方式执行。(实施例1)图1是显示根据本发明的实施例1的半导体存储器件的方框图。图1的半导体存储器件是包括一个页面缓冲电路120的闪存器100。图1示出了处于写入操作中的闪存器100的各个部分。
闪存器100包括UI电路110，页面缓冲电路120，WSM电路130，写入控制电路140，存储器阵列150，读出电路160，和页面缓冲器屏蔽电路170。
该闪存器100分别经过控制总线101，地址总线102、和数据总线103从和向外部接收和输出外部控制信号、地址信号、和数据信号。
在闪存器100中，利用页面缓冲电路120的写入操作是以下述方式执行的。
当从外部分别经过控制总线101、地址总线102、和数据总线103向闪存器100提供了一个指示写入操作的控制信号、一个指示写入地址的地址信号、和一个指示数据的数据信号时，UI电路110翻译这些信号的内容。然后，UI电路110经过一个控制总线111将指令页面缓冲电路120存储要写入包含在存储器阵列150中的存储单元的写入数据的控制信号提供到页面缓冲电路120。
当把控制信号从UI电路110经过控制总线111提供到页面缓冲电路120时，把经过数据总线113传送的数据信号指示的数据存储在经过地址总线112传送的地址信号指示的地址。当所有数据都存储到页面缓冲电路120中时，从UI电路110经过一个控制总线114向WSM电路130提供一个指示写入操作开始的控制信号。
当控制信号经过控制总线114从UI电路110提供到WSM电路130时，WSM电路130分别经过控制总线132和地址总线135将一个指示数据读出的控制信号和一个读出地址信号提供到页面缓冲电路120。
如这里使用的，地址信号是一个指示写入当前写入数据的内部字地址的信号。
根据这些信号，从页面缓冲电路120读出存储的数据，并且将读出的数据经过一个数据总线121提供到页面缓冲器屏蔽电路170。如这里使用的，页面缓冲器屏蔽电路170具有用于屏蔽从页面缓冲电路120读出的数据的至少一部分的屏蔽部分的功能。
此外，将控制信号从WSM电路130经过控制总线133提供到页面缓冲器屏蔽电路170。
如果需要，页面缓冲器屏蔽电路170根据经过控制总线133提供的控制信号屏蔽从页面缓冲电路120输出的一部分数据，以便禁止这一部分数据写入到存储器阵列150。将这种部分屏蔽的数据经过一个数据总线171提供到写入控制电路140。
应当注意，经过控制总线133从WSM电路130提供到页面缓冲器屏蔽电路170的控制信号包括，例如，一个指示执行对存储器阵列150的写入的开始字地址的信号，一个指示执行对存储器阵列150的写入的结束字地址的信号，一个指示要写入到存储器阵列150中的数据片的数量的信号，和一个指示要写入到存储器阵列150中的数据的宽度的信号。
在一个替代结构中，可以从UI电路110将控制信号输出到页面缓冲器屏蔽电路170(未示出)。
此外，从WSM电路130分别经过地址总线135和控制总线136将一个地址信号和一个控制信号提供到存储器阵列150。
存储器阵列150包括一个解码器。解码器译码地址信号和控制信号，以便选择对应于要写入数据的一个存储单元的字线和位线；选择希望的存储单元；和将存储单元设置为写入模式。
此外，从WSM电路130经过控制总线134给写入控制电路140提供控制信号，这个控制信号指令写入控制电路140将数据写入存储器阵列150中的存储单元。
当经过数据总线171从页面缓冲器屏蔽电路170给写入控制电路140提供了一个指示写入数据结构的数据信号，并且经过控制总线134从WSM电路130给写入控制电路140提供了控制信号时，写入控制电路140控制要经过位线总线151传送的位信号，并且在存储器阵列150中的选定的存储单元上执行写入操作。
在执行了写入操作之后，当需要验证存储单元是否已经达到一个希望的阈值电压的验证操作时，在存储单元上执行读出操作，并且读出电路160感测通过一个位线的电流，以验证对应于感测的电流的电压是否达到阈值电压。
在这个验证操作中，从WSM电路130将一个地址信号和一个控制信号分别经过地址总线135和控制总线136提供到存储器阵列150，以便能够将一个已经对其执行了写入操作的存储单元设置到读出模式。
在读出电路160中，当从WSM电路130经过控制总线137提供了控制信号时，从存储单元读出数据，并且将读出的数据经过数据总线161输出到WSM电路130。
应当注意，没有详细地说明利用验证操作的结果的电路结构，因为它与本发明没有直接关系。例如，尽管可以通过提供一个在其中将经过数据总线171提供的要写入到存储器阵列150中的数据与写入后读出的、经过数据总线161提供的数据比较，以确定写入是否已经完成的电路来实现这种结构。确定的结果从这个电路提供到WSM电路130。
UI电路110可以利用经过控制总线131发送的存储器阵列150的状态来确定存储器阵列150的状态转变，并且将结果经过数据总线103输出到外部。
在闪存器100中，反复进行上述一系列操作，直到存储在页面缓冲电路120中的所有数据都写入到存储器阵列150。
以下说明闪存器100中实现屏蔽功能的页面缓冲器屏蔽电路170的示例结构。
图2是显示根据本发明的实施例1的半导体存储器中的页面缓冲器屏蔽电路170的电路图。
页面缓冲器屏蔽电路170包括屏蔽确定电路1001，“与”电路1002，和“与”电路1003。
页面缓冲器屏蔽电路170可以逐字节的基础上(一字节等于8位)处理数据，这称为字节模式，也可以在逐字的基础上(一个字等于16位)处理数据，这称为字模式。屏蔽确定电路1001控制屏蔽一个低位字节和一个高位字节的屏蔽功能。
从WSM电路130经过控制总线133和地址总线135给屏蔽确定电路1001提供控制信号和地址信号CADD。控制信号包括信号BADD，信号EADD，和信号CTRL。
地址信号CADD指示一个写入当前写入数据的内部字地址。此后，将这个地址称为内部字地址CADD。
信号BADD指示执行对存储器阵列150写入的开始字地址。这个地址以后称为开始字地址BADD。
信号EADD指示对存储器阵列150执行写入的结束字地址。此后，将这个地址称为结束字地址EADD。
信号CTRL包括一个指示代表要写入存储器阵列150中的数据片数量的数据的最低有效字节的信号，一个用于确定当前模式是字节模式还是字模式的信号，和一个指示向存储器阵列150的写入是否是中高位字节数据开始的信号。
应当注意，提供到屏蔽确定电路1001的这些信号可以根据屏蔽确定电路1001的规格或配置等改变。
参考图1，经过数据总线121给页面缓冲器屏蔽电路170提供一个指示已经从页面缓冲电路120读出的数据的数据信号。在从页面缓冲电路120提供的数据信号中，将一个指示高位字节数据的信号称为信号PB[15:8]，而将一个指示低位字节数据的信号称为信号PB[7:0]。
将从屏蔽确定电路1001输出的控制信号MASKH反转，并且输入到“与”电路1002的一个输入端。将信号PB[15:8]输入到“与”电路1002的另一个输入端。
将从屏蔽确定电路1001输出的另一个控制信号MASKL反转，并且输入到“与”电路1003的一个输入端。将信号PB[7:0]输入到“与”电路1003的另一个输入端。
当屏蔽确定电路1001屏蔽了从页面缓冲电路120输出的数据的高位字节时，屏蔽确定电路1001将控制信号MASKH提高到高(HIGH)电平。当屏蔽了数据地低位字节时，屏蔽确定电路1001将控制信号MASKL提高到高电平。另一方面，当没有屏蔽数据时，屏蔽确定电路1001致使控制信号MASKH和MASKL都降到低(LOW)电平。
当控制信号MASKH和控制信号MASKL都在低电平时，从页面缓冲器屏蔽电路170经过数据总线171输出的数据信号PRG[15:0]输出，而不屏蔽数据信号PB[15:0]。
当控制信号MASKH在高电平时，将从“与”电路1002输出的数据信号PRG[15:8]的所有位都转换到低电平。当控制信号MASKL在高电平时，将从“与”电路1003输出的信号PRG[7:0]的所有位都转换到低电平。这里，构造一个包括写入控制电路140的写入控制系统，以便当数据信号PRG[15:0]在高电平时，将一个写入脉冲提供到一个存储单元。因此，页面缓冲器屏蔽电路170可以根据屏蔽确定电路1001的输出(确定结果)屏蔽要写入存储单元的数据的高位字节/低位字节。
图3A至3C是显示图2的屏蔽确定电路1001的专用电路图。
图3A是显示作为上述屏蔽确定电路1001的一个例子的屏蔽确定电路1001A的电路图。
屏蔽确定电路1001A包括地址比较电路1101和1102，一个“异或(XOR)”电路1111，“同(XNOR)”电路1112至1114，“与非(NAND)”电路1115至1119和1121至1122，一个“与”电路1120。
地址比较电路1101和1102具有比较两个地址的比较器的功能。地址比较电路1101和1102每个都可以是由已知的电路构成的。在这里，不详细说明地址比较电路1101和1102的内部结构。
地址比较电路1101包括一个输入端A，一个输入端B，一个输出端E，和一个输出端O。
地址比较电路1101经过输入端A接收信号EADDL，并且经过输入端B接收信号CADDL。
在低位数量足以唯一地确定页面缓冲电路120的一个地址的情况下，信号EADDL指示结束字地址的除了最高位(最高有效位)之外的低位。此后，将信号EADDL指示的地址称为地址EADDL。
在低位的数量足以唯一地确定页面缓冲电路120的一个地址的情况下，信号CADDL指示当前写入数据的内部字地址的除了最高位(最高有效位)之外的低位。此后，将信号CADDL指示的地址称为地址CADDL。
地址比较电路1101将经过输入端A输入的地址EADDL与经过输入端B输入的地址CADDL比较。如果地址EADDL等于地址CADDL，那么地址比较电路1101经过输出端E输出一个高电平信号。如果地址EADDL小于地址CADDL，那么地址比较电路1101经过输出端O输出一个高电平信号。
地址比较电路1102包括一个输入端A，一个输入端B，一个输出端E，和一个输出端O。
地址比较电路1102经过输入端A接收信号CADDL，并且经过输入端B接收信号BADDL。
在低位数量足以唯一地确定页面缓冲电路120的一个地址的情况下，信号BADDL指示开始字地址BADD的除了最高位(最高有效位)之外的低位。此后，将信号BADDL指示的地址称为地址BADDL。
地址比较电路1102将经过输入端A输入的地址CADDL与经过输入端B输入的地址BADDL比较。如果地址CADDL等于地址BADDL，那么比较电路1102经过输出端E输出一个高电平信号。如果地址CADDL小于地址BADDL，那么地址比较电路1102经过输出端O输出一个高电平信号。
“同”电路1112接收信号EADDU和信号CADDU。
信号EADDU指示结束字地址EADD的最高位。地址的其余位包含在地址EADDL中。此后，将信号EADDU指示的位称为位EADDU。
信号CADDU指示当前内部地址CADD的最高位。地址的其余位包含在地址CADDL中。此后，将信号CADDU指示的位称为位CADDU。
“同”电路1113接收信号BADDU和信号CADDU。
信号BADDU指示开始字地址BADD的最高位。地址的其余位包含在地址BADDL中。此后，将位BADDU指示的位称为位BADDU。
“同”电路1114接收信号BADDU和信号EADDU。
“异或(XOR)”电路1111接收信号NUM0和信号ADD_1在图2中，用信号CTRL集中代表信号NUM0，信号BYTE，和信号ADD_1。
信号NUM0指示代表要通过利用页面缓冲电路120的数据写入写入到存储单元中的数据片的数量的数据的最低位(最低有效位)。当要写入偶数的数据片时，信号NUM0在低电平。当要写入奇数的数据片时，信号NUM0在高电平。
信号BYTE指示字节模式或字模式。当用字节模式执行写入操作时，信号BYTE在高电平。当用字模式执行写入操作时，信号BYTE在低电平。
当对存储器阵列150的写入从高位字节数据开始时，信号ADD_1在高电平，否则在低电平。
通过将上述信号输入到屏蔽确定电路1001A中，可以产生用于确定是否执行屏蔽功能的控制信号MASKH和MASKL。
以下更详细地说明图3A中所示的屏蔽确定电路1001A。
在屏蔽确定电路1001A内提供一个中间节点LMASKB，这个中间节点LMASKB在仅屏蔽低位字节数据时，转到低电平。当仅屏蔽高位字节数据时，中间节点HMASKB转到低电平。当屏蔽了高位字节数据和低位字节数据时，中间节点HLMASKB转到低电平。
当HMASKB＝低电平或HLMASKB＝低电平时，“与非”电路1121输出高电平控制信号MASKH。
当LMASKB＝低电平或HLMASKB＝低电平时，“与非”电路1122输出高电平控制信号MASKL。
当(1)信号BYTE在高电平(字节模式)，(2)位BADDU等于位CADDU(从“同”电路1113输出的信号在高电平)，(3)地址CADDL等于地址BADDL(从地址比较电路1102的输出端E输出的信号BE在高电平)，和(4)信号ADD_1在高电平时，从“与非”电路1119输出的信号LMASKB为低电平。也就是说，低电平LMASKB指示写入操作以字节模式执行；当前写入数据的内部字地址CADD等于开始字地址BADD；和写入操作从一个高位字节开始。在这种情况下，由于写入操作从高位字节开始，屏蔽了一个开始字地址的低位字节数据，从而禁止低位字节数据写入。
当(1)信号BYTE在高电平(字节模式)；(2)位EADDU等于位CADDU(从“同”电路1112输出的信号在高电平)；(3)地址CADDL等于地址EADDL(从地址比较电路1101的输出端E输出的信号EE在高电平)；和(4)信号ADD_1的信号电平不等于NUM0的信号电平(“异或”电路1111的输出在高电平)时，从“与非”电路1115输出的信号HMASKB在低电平。也就是说，低电平HMASKB指示写入操作在字节模式执行；当前写入数据的内部字地址CADD等于结束字地址EADD；和写入操作在低位字节结束。在这种情况下，由于写入操作在低位字节结束，在结束字地址的数据的高位字节被屏蔽，禁止写入。
当满足以下三个条件之一时，从“与”电路1120输出的信号HLMASKB在低电平。
第一个条件是从“与非”电路1116输出的信号在低电平。当位EADDU等于位CADDU(从“同”电路1112输出的信号在高电平)，和地址EADDL小于地址CADDL(从地址比较电路1101的输出端O输出的信号EO在高电平)时，满足这个条件。当满足第一条件时，当前写入地址超过结束地址，从而当前写入数据被屏蔽，以便禁止写入数据的高位和低位字节。
第二个条件是从“与非”电路1117输出的信号在低电平。当位BADDU等于位CADDU(从“同”电路1113输出的信号在高电平)，和地址BADDL大于地址CADDL(从地址比较电路1102的输出端O输出的信号BO在高电平)时，满足这个条件。当满足第二条件时，当前写入地址小于开始地址，从而屏蔽了当前写入数据，以便禁止数据的高位和低位字节写入。
第三个条件是从“与非”电路1118输出的信号在低电平。当位BADDU等于位EADDU(从“同”电路1114输出的信号在高电平)，和位BADDU不等于位CADDU(从“同”电路1113输出的信号在低电平)时，满足这个条件。当满足第三条件时，当前写入地址不在正常允许的地址范围内，从而屏蔽了当前写入数据，以便禁止数据的高位和低位字节写入。
通过利用图3A中所示的屏蔽确定电路1001A，可以确定是否需要高位字节数据或低位字节数据的屏蔽。
以下参考图4说明在本发明的实施例1的闪存器100中利用屏蔽确定电路1001A(图3A)的屏蔽功能控制。
图4A示出了输入到闪存器100(图1)的地址信号指示的存储器阵列150的地址与数据信号指示的、要写入到存储器阵列150的数据之间的关系。图4B和4C示出了页面缓冲电路120(图1)的地址与存储在页面缓冲电路120的该地址中并且随后被页面缓冲器屏蔽电路170屏蔽的数据之间的关系。
图4A是一个显示分别由输入到闪存器100的地址信号和数据信号指示的，存储器阵列150的地址(写入字地址)，和包含高位字节(写入数据(低字节))和高位字节(写入数据(高字节))的数据的表。
图4B是一个显示实施例1中，页面缓冲电路120的地址(页面缓冲器地址))，和包含存储在该地址中并且随后被页面缓冲器屏蔽电路170屏蔽的低位字节(页面缓冲器数据(低字节))和高位字节(页面缓冲器数据(高字节))的数据的表。
图4C是一个显示实施例2中，页面缓冲电路120的地址(页面缓冲器地址)，和包含存储在该地址中并且随后被页面缓冲器屏蔽电路170屏蔽的低位字节(页面缓冲器数据(低字节))和高位字节(页面缓冲器数据(高字节))的数据的表。在以下实施例2中，参考图4C。
图4A示出了要利用页面缓冲电路120写入的数据的结构，并且是与图11A的表相同的表。
在这种数据结构中，写入开始地址BADD是1006H。将内部字地址CADD设置到写入开始地址，并且读出存储在页面缓冲电路120中的数据。数据Data31作为低位字节数据输出，并且把Data0作为高位字节数据输出。在惯用技术中，这两片数据的低位字节数据被WSM电路530(图9)禁止。在实施例1中，页面缓冲器屏蔽电路170将低位字节数据屏蔽。
页面缓冲电路120中每个地址本身是由4位规定的。为了识别开始字地址BADD、内部字地址CADD、和结束字地址EADD之间的大小关系，每个地址用5位说明。因此，位BADDU是开始字地址BADD的第五位，位EADDU是地址EADD的第五位。
当开始字地址BADD和内部字地址CADD都对应于页面缓冲电路120的一个地址06H时，在屏蔽确定电路1001A(图3A)中，从地址比较电路1102的输出端O输出的信号BO在低电平，并且从地址比较电路1102的输出端E输出的信号BE在高电平。
当内部字地址CADD对应于页面缓冲电路120的地址06H，并且结束字地址EADD对应于页面缓冲电路120的地址16H时，从地址比较电路1101的输出端O输出的信号EO在低电平，并且从地址比较电路1101的输出端E输出的信号EE在低电平。此外，位BADDU不等于位EADDU；信号NUM0为低电平；信号BYTE为高电平；和信号ADD_1为高电平。因此，从屏蔽确定电路1001A输出的控制信号MASKH为低电平，并且控制信号MASKL为高电平。从而，屏蔽了低位字节数据，而不屏蔽高位字节数据。
当把数据写入到下一个地址或地址1007H时，信号BO转到低电平，并且信号BE转到低电平。控制信号MASKH和控制信号MASKL都转到低电平，从而既不屏蔽高位字节数据，也不屏蔽低位字节数据。此后，递增地址。直到1015H，既不屏蔽高位字节数据，也不屏蔽低位字节数据。
当内部字地址CADD最终达到1016H时，结束字地址EADD和内部字地址CADD对应于页面缓冲电路120的地址16H。在图3A的屏蔽确定电路1001A中，从地址比较电路1101的输出端O输出的信号EO在低电平，并且从输出端E输出的信号EE在高电平。由于内部字地址CADD对应于16H，并且开始字地址BADD对应于06H，因此，从地址比较电路1102的输出端O输出的信号BO在低电平，并且从输出端E输出的信号BE在低电平。此外，位BADDU不等于位EADDU；信号NUM0在低电平；信号BYTE在高电平；信号ADD_1在高电平；屏蔽确定电路1001A输出的控制信号MASKH在高电平；和控制信号MASKL在低电平。从而，屏蔽了高位字节数据，而不屏蔽低位字节数据。
结果，在图4B中示出了页面缓冲电路120的地址与从该地址读出的并且在页面缓冲器屏蔽电路170中屏蔽的数据之间的关系。因此，在WSM电路130中，不需要检查数据宽度，地址等等，以便确定是否在高位字节/低位字节数据上执行数据写入，从而使得能够简化WSM电路130的写入控制。
图3B是显示作为屏蔽确定电路1001的一个例子的屏蔽确定电路1001B的电路图。
应当注意，尽管以下要说明图3B的屏蔽确定电路1001B和图3C中所示的屏蔽确定电路1001C的屏蔽功能，但是为了简单起见，将数据宽度假设为是固定的。从屏蔽确定电路1001B和1001C输出的信号MASK是这样的，以至于可以屏蔽数据的所有位。
图3B的屏蔽确定电路1001B包括一个地址比较电路1201，一个地址比较电路1202，和一个锁存电路1203。
地址比较电路1201包括一个输入端A，一个输入端B，和一个输出端E。
地址比较电路1201经过输入端A接收信号BADD，并且经过输入端B接收信号CADD。
地址比较电路1201将经过输入端A输出的开始字地址BADD与经过输入端B输出的内部字地址CADD比较。当开始字地址BADD等于当前内部字地址CADD时，经过输出端E输出一个高电平信号。当开始字地址BADD不等于当前内部字地址CADD时，经过输出端E输出一个低电平信号。
地址比较电路1202包括一个输入端A，一个输入端B，和一个输出端O。
地址比较电路1202经过输入端A接收信号CADD，并且经过输入端B接收信号EADD。
地址比较电路1202将经过输入端A输入的当前内部字地址CADD与经过输入端B输入的结束字地址EADD比较。在当前内部字地址CADD等于结束字地址EADD时，经过输出端O输出一个高电平信号。在当前内部字地址CADD不等于结束字地址EADD时，经过输出端O输出一个低电平信号。
地址比较电路1201和1202起到一个匹配检测器的功能。
锁存电路1203包括一个输入端S，一个重置端R，和一个输出端O。
在锁存电路1203中，通过一个经过输入端S输出的设置信号将内部锁存数据设置到高电平；利用通过重置端R输入的重置信号将内部锁存数据重置到低电平；经过输出端O输出内部锁存数据的值。屏蔽信号MASK是一个通过反转经过锁存电路1203的输出端O输出的信号获得的信号。
输入到地址比较电路1201的信号BADD指示的开始字地址BADD是一个在其执行对存储单元写入的开始字地址。输入到地址比较电路1201和1202的信号CADD指示的地址CADD是一个当前内部字地址。输入到地址比较电路1202的信号EADD指示的地址EADD是一个在其执行向存储单元写入的结束字地址。在本例中，开始字地址BADD和结束字地址EADD是固定的，并且通过递增等更新内部字地址CADD。
在图2中，将信号CLK和信号INIT统称为信号CTRL。信号CLK是一个时钟信号。在地址比较电路1201和1202完成了地址确定之后，信号CLK转到高电平。在锁存电路1203响应地址确定之后，信号CLK转到低电平。信号INIT是一个用于初始化锁存电路1203的信号。
在屏蔽确定电路1001B中，最初，通过转到高电平的信号INIT重置锁存电路1203。然后，使信号INIT转回到低电平。在这种情况下，信号MASK转到高电平，从而屏蔽了数据。
在确定了内部字地址CADD之后，信号CLK转回到高电平，从而使锁存电路1203向应地址确定的结果。然后，信号CLK转回到低电平。
在此，递增内部字地址，以达到一个写入开始字地址，即，内部字地址CADD等于开始地址BADD。在这种情况下，设置了锁存电路1203，从而使信号MASK能够转到低电平，并且禁止屏蔽功能。在当前内部字地址CADD超过结束字地址EADD时，重置锁存电路1203，并且信号MASK转到高电平。在这种情况下，允许屏蔽功能。
凭借图3B的屏蔽确定电路1001B，仅对有效写入地址禁止屏蔽功能。
图3C是显示作为屏蔽确定电路1001的一个例子的屏蔽确定电路1001C的电路图。
屏蔽确定电路1001C包括一个地址比较电路1301，一个计数器电路1302，和一个锁存电路1303。
地址比较电路1301包括一个输入端A，一个输入端B，和一个输出端E。
地址比较电路1301经过输入端A接收信号BADD，并且经过输入端B接收信号CADD。
地址比较电路1301将经过输入端A输入的开始字信号BADD与经过输入端B输入的当前内部字地址CADD比较。当开始字地址BADD等于当前内部字地址CADD时，经过输出端E输出一个高电平信号。当开始字地址BADD不等于当前内部字地址CADD时，经过输出端E输出一个低电平信号。利用一个经过输出端E从地址比较电路1301输入的信号作为重置信号。
地址比较电路1301起到一个匹配检测器的作用。
计数器电路1302包括一个重置端R，一个端子C，一个输入端N，和一个输出端O。
在用一个经过重置端R输入的重置信号重置之后，计数器电路1 302计算经过端子C输入的信号CLK从低电平到高电平的升高次数。当计数超过一个由经过输入端N输入的信号NUM指示的数量时，计数器电路1302经过输出端O输出一个高电平信号。
计数器电路1302发挥了计算要写入到存储器阵列150中的数据片的数量的计数器部分的功能。
锁存电路1303包括一个重置端R，一个信号端S，和一个输出端O。
当锁存电路1303经过信号端S接收到一个设置信号时，将内部锁存数据设置到高电平。当锁存电路1303经过重置端R接收到一个重置信号时，将内部锁存数据设置到低电平。锁存电路1303经过输出端O输出一个指示内部锁存数据的值的信号。屏蔽信号MASK是一个通过反转经过锁存电路1303的输出端O输出的信号获得的信号。
输入到地址比较电路1301的信号BADD指示对存储单元执行写入的开始字地址。输入到地址比较电路1301的信号CADD指示一个当前内部字地址。在本例中，开始字地址BADD和结束字地址CADD是固定的，并且当前字地址CADD是通过递增等更新的。
在图2中，用控制信号CTRL集体说明信号CLK，信号INIT，和信号NUM。信号CLK是一个时钟信号，这个时钟信号最初在低电平，并且每次更新内部字地址时在低与高电平之间改变。信号INIT是一个用于初始化锁存电路1203的初始化信号。信号NUM一个指示要写入的数据片的数量的信号。
在屏蔽确定电路1001C中，最初，将信号INIT设置到高电平，从而重置锁存电路1303。然后，信号INIT转回到低电平。在这种情况下，信号MASK转到高电平，从而屏蔽了数据。
当递增内部字地址以达到开始字地址时，信号CADD指示的地址等于信号BADD指示的地址。在这种情况下，当信号CLK转到高电平时，设置了锁存电路1303，并且信号MASK转到低电平，从而禁止了屏蔽功能。
与此同时，重置了计数器路1302。然后，计数器电路1302计算信号CLK从低电平到高电平的转换次数。当计数数量等于信号NUM指示的数量时，计数器电路1302经过输出端O输出一个高电平信号，并且重置锁存电路1303，从而使信号MASK转到高电平。在这种情况下，再次允许屏蔽功能。
凭借图3C的屏蔽确定电路1001C，可以在内部字地址达到开始字地址之后，禁止对要写入的数据的数据屏蔽。
如上所述，利用地址比较电路(地址匹配电路)、计算数据片数量的计数器电路等，可以确定屏蔽的需要。
接下来，说明按实施例1构成的闪存器100利用页面缓冲电路120对存储单元的写入操作。
图5是用于解释实施例1的闪存器100中写入操作的过程的流程图。在此，闪存器100中的数据写入是根据多个数据总线宽度控制的。作为可以在字节模式和字模式执行的写入操作的一个例子，说明写入具有图4A中所示结构的数据的情况。实际上，除了下述的过程之外，还需要各种不同的设置、验证操作、电压控制等等，但是，省略了不直接包括在写入操作中的过程的说明。
最初，在步骤3001，在开始写入操作之前将存储器阵列设置到写入模式。
接下来，在步骤3002，将闪存器100的内部地址设置到执行数据写入的开始地址。
然后，在步骤3003，读出存储在页面缓冲电路120中的数据。
然后，在步骤3004，将从页面缓冲电路120读出的数据写入到内部地址指定的存储单元。
在步骤3005，确定当前内部地址是否是一个执行数据写入的结束地址。在当前内部地址是结束地址时，结束数据写入。
在当前内部地址不是结束地址时，在步骤3006，通过内部地址更新部分更新内部地址(例如，用递增部分递增)，并且处理过程回到步骤3003。重复执行处理循环，直到对结束地址的数据写入完成。
以上述方式，可以把存储在页面缓冲电路120中的所有数据写入到存储单元中。
图5是一个与图10的惯用技术的流程图类似的流程图。在实施例1中，字节模式和字模式都可以通过上述简单的过程处理。与此相反，如利用图12的流程图说明的那样，惯用技术需要复杂的控制，以便处理字模式和字节模式。
以下参考图4和11说明为何可以在实施例1的闪存器中利用简单的过程完成根据多个数据总线宽度控制的原因。
在常规技术中，从页面缓冲电路520读出的数据具有如图11C中所示的结构。在地址1006H的低位字节(低字节)数据和在地址1016H的高位字节(高字节)数据是不要写入到存储器阵列中的数据。因此，在常规技术中，需要用特别的方式控制WSM电路530，以便处理不需要的写入数据。
相反，根据实施例1，从页面缓冲器屏蔽电路170输出的数据(页面缓冲器读出地址)具有如图4B中所示的结构。在地址1006H的低位字节数据和在地址1016H的高位字节数据被屏蔽，以禁止写入。因此，当把所有数据提交写入到存储器阵列150的存储单元中时，不需要的2-字节数据被禁止写入。
如上所述，根据实施例1，通过提供屏蔽从页面缓冲电路120输出的数据的页面缓冲器屏蔽电路170，可以根据多个数据总线宽度运用控制，而不使WSM电路130的控制复杂化。(实施例2)图6是显示根据本发明的实施例2的半导体存储器件的方框图。图6示出了作为半导体存储器件的一个具有页面缓冲电路的闪存器200。图6中示出了闪存器200的包括在写入操作中的各个部分。在图1和6中用相同的标号表示相同的部件。
闪存器200是一个多值闪存器200。
闪存器200包括UI电路110，页面缓冲电路120，WSM电路130，写入控制电路140，存储器阵列250，读出电路160，页面缓冲器屏蔽电路170，和数据逻辑电路280。
在闪存器200中，写入操作是如下利用页面缓冲电路120执行的。应当注意，省略了对与实施例1的闪存器100相同的一部分写入操作的说明。
与二值闪存器相比，多值闪存器200需要有关多个阈值电压的存储单元的状态(存储的电荷或存储的电压)的严格控制。因此，要花费更长的时间执行写入。在多值闪存器200中，通过多个分离的步骤执行写入操作，以便使用于一个单一存储单元的数据写入脉冲比二值存储单元的弱。因此，可以同时将数据写入到多个存储单元。例如，在实施例2中，假设闪存器200中每个存储单元可以存储4个值作为数据，并且可以同时向存储单元写入4个字(＝64位＝32个存储单元)。
在多值存储单元中，需要严格控制有关存储单元的多个阈值电压的存储单元的写入电压。利用显著高于或低于一个目标阈值电压的电压的数据写入是不能允许的。因此，一般将一个存储单元的当前状态与存储单元的计划状态比较，以便确定是否要把写入脉冲施加到存储单元。作为替代，根据存储单元的状态调节写入脉冲的强度等等。因此，与二值闪存器不同，不可避免地要在存储单元上执行读出操作，以便确定写入脉冲。
在存储器阵列250中，通过一个经过控制总线136提供的控制信号，激活WSM电路130提供的地址信号指示的一个内部地址指定的一个存储单元。根据经过控制总线137从WSM电路130提供的控制信号，读出电路160经过一个位线总线151读出当前存储单元的状态。将读出的状态经过数据总线261提供到数据逻辑电路280。存储单元的选择和读出电路160的操作是以实施例1的闪存器100相同方式执行的。
因此，在实施例2中，读出电路160具有多值写入控制的页面模式读出部分的功能。
从页面缓冲电路120读出的数据经过数据总线171提供到数据逻辑电路280。如果需要，页面缓冲器屏蔽电路170以实施例1中相同的方式屏蔽数据。
当数据逻辑电路280接收到指示一个当前存储单元的状态的数据和最终要写入的数据时，数据逻辑电路280确定是否要向存储单元施加写入脉冲，或对存储单元的写入脉冲的强度。将确定的结果经过数据总线281提供到WSM电路130。
当WSM电路130接收到数据逻辑电路280的确定结果时(需要施加写入脉冲，对存储单元的写入脉冲强度，等等)，WSM电路130经过数据总线238将写入脉冲数据提供到写入控制电路140。
写入控制电路140中，将经过数据总线238提供写入脉冲数据存储在提供在其中的写入寄存器中。在实施例2中，可以同时将数据写入到32个存储单元。因此，在写入到存储单元之前，将32片数据存储在写入寄存器中。
作为一个例子，假设页面缓冲电路120最多可以存储16个字或32字节(即，256位)，和可以利用页面读出功能同时读出的数据量是4个字。通过利用图2中所示电路(实施例2)作为页面缓冲器屏蔽电路170，和用图3A至3C中所示的电路的任何一个作为屏蔽确定电路，可以屏蔽不在实施例1中使用的地址区。在这种情况下，图4C中示出了已经从页面缓冲电路120读出的并且由页面缓冲器屏蔽电路170屏蔽的数据与其地址之间的关系。
数据逻辑电路280确定在4个字接4个字的基础上施加写入脉冲的必要性，和对一个存储单元的写入脉冲的强度，等等。例如，屏蔽图4C中所示的在页面缓冲器读出地址17H的高位字节数据和低位字节数据。
通过屏蔽所有不要写入的不需要的数据，可以停止施加写入脉冲，从而使得能够容易地控制写入操作。
接下来，说明实施例2的如此构造的闪存器200的写入操作，在闪存器200中利用页面缓冲电路120将数据写入到存储单元。
图7是用于解释闪存器200的写入操作中的写入过程的流程图。应当注意，尽管说明中省略了不直接包括在写入操作中的过程，但是除了下述过程之外，实际上还需要各种不同的设置、验证操作、和电压控制等等。
最初，在步骤3101，清除所有在写入寄存器中设置的写入数据。从而，在后续处理过程中，不将写入脉冲施加到不是由写入寄存器明确规定的那些存储单元的存储单元。
接下来，在步骤3102，将闪存器200的一个内部页面地址设置到一个页面的开始字地址。在逐页面的基础上执行后续的操作。当把一个操作改变到另一个时，再次把内部页面地址设置到一个页面的开始字地址。
然后，在步骤3103，将存储器阵列150设置到读出模式。当使用多值存储单元时，是否执行数据写入是根据当前存储单元的有关存储单元的阈值电压的状态确定的。需要在数据写入之前将数据从一个存储单元读出。
接下来，在步骤3104，将数据从存储单元读出。在这种情况下，执行从一个页面中的所有存储单元的数据读出。
接下来，在步骤3105，从页面缓冲电路120读出要在一个当前内部地址写入的数据。在这种情况下，通过页面缓冲器屏蔽电路170的屏蔽功能，屏蔽所有不需要的数据，禁止利用写入脉冲写入。
接下来，在步骤3106，根据在步骤3104读出的当前存储单元的状态和在步骤3105从页面缓冲电路120读出的数据，确定写入数据的结构。将确定的写入数据结构寄存在写入寄存器中。在这种情况下，禁止写入页面缓冲器屏蔽电路170屏蔽的数据。
接下来，在步骤3107，确定当前内部地址是否是一个页面的结束字地址。在当前内部地址不是页面的结束字地址时，在步骤3 108，通过一个内部地址更新部分将内部地址更新到下一个字地址(例如，通过递增部分递增内部地址，等等)，并且处理过程回到步骤3105。在当前内部地址是页面的结束字地址时，处理过程转到步骤3109。
在步骤3109，由于所有写入数据已经准备好，因而为每个数据片确定施加写入脉冲的必要性。当没有需要数据写入的存储单元时，处理过程结束。当存在需要数据写入的存储单元时，在步骤3110将存储器阵列150设置到写入模式，然后，在步骤3111执行数据写入。以这种方式，可以执行写入操作，直到将写入脉冲施加到存储单元。
接下来，在步骤3112，再将内部地址设置到另一个页面的开始字地址，并且处理过程转到步骤3103。
利用上述过程，可以完成对多值闪存器的写入。
如从图7的流程图中可以清楚地了解的，在实施例2中，存储在页面缓冲电路120中的不需要写入的数据被页面缓冲器屏蔽电路170屏蔽。因此，与参考图13的流程图说明的将数据写入到多值闪存器的惯用技术相比，可以大大减少数据总线宽度的确定、当前内部地址的确定之类的处理过程，从而使得能够大大地简化WSM电路130的控制。(实施例3)图8是显示根据本发明的实施例3的闪存器中一个页面缓冲器屏蔽电路270的示例构造的电路图。
页面缓冲器屏蔽电路270包括一个地址确定电路1001，“与”电路1002和1003，和一个停用屏蔽功能的停用电路4000。
在此，地址确定电路1001实际上与参考图2在实施例1中说明的相同。
停用电路4000包括“与”电路4002和4003，和一个逆变器电路4004。
如参考图2在实施例1中说明的页面缓冲器屏蔽电路170一样，页面缓冲器屏蔽电路270可以运行在逐字节基础上处理数据的字节模式，和在逐字基础上处理数据的字模式。屏蔽控制电路1001用于控制屏蔽数据的高位字节和低位字节的屏蔽功能。
信号DSMASK经过逆变器电路4004提供到“与”电路4002和4003中每个的一个输入端，信号DSMASK是一个停用屏蔽功能的信号。
给“与”电路4002和4003的每一个中的另一个输入端分别提供从地址确定电路1001输出的信号1006或1007。
当信号DSMASK在高电平时，分别从“与”电路4002和4003输出的信号MASKH和MASKL始终在低电平。从而，不管从屏蔽确定电路1001输出的信号1006和1007是在高电平还是在低电平，从页面缓冲电路120输出的数据都不被屏蔽。
当信号DSMASK在低电平时，可以不加改变地使用实施例1和2中所述的屏蔽功能。
因此，通过提供停用屏蔽功能的停用电路4000，例如，可以如在惯用页面缓冲电路中一样，读出存储在页面缓冲电路120(图1和6)中的所有数据，而不用执行实施例1和2中的结束地址的计算、和开始地址的设置之类的操作。
例如，利用屏蔽停用电路4000，可以读出存储在页面缓冲电路120(图1和6)中的数据，而不用在测试等中考虑当前内部地址等等。
因此，根据本发明的半导体存储器，可以用惯用半导体存储器中同样的方式测试装置，从而使得能够防止降低评价的便利性。
如上所述，根据本发明，通过提供一个用于屏蔽从一个包括一个用于暂时存储要写入到存储单元中的数据的页面缓冲器部分的半导体存储器中的页面缓冲器部分读出的数据的一部分，可以加速写入操作，并且可以简化WSM电路的写入控制。
特别是，通过将本发明应用到能够处理多个数据总线宽度的半导体存储器件，可以不用考虑数据总线宽度地执行WSM电路的处理。对于其中以页面模式执行数据读出的多值存储单元的写入的控制，本发明也是十分有效的。
此外，通过提供一个用于停用屏蔽功能的停用部分，可以以接近惯用的方式，利用一个页面缓冲器部分执行写入操作。
熟悉本领域的人员应当知道并且可以容易地作出各种其它修改，而不脱离本发明的范围和精神。因此，附属权利要求的范围并不限于上述说明，而是要广义地解释权利要求。
权利要求
1.一种半导体存储器件，包括包括多个存储单元的存储器阵列；用于暂时存储要写入到存储器阵列中的数据的页面缓冲器部分；和用于屏蔽从页面缓冲器部分读出的数据的至少一部分的屏蔽部分。
2.根据权利要求1所述的半导体存储器件，其中屏蔽部分根据半导体存储器中的数据总线宽度屏蔽部分数据。
3.根据权利要求1所述的半导体存储器件，其中屏蔽部分包括用于在从页面缓冲器部分读出数据时，将存储器阵列的一个地址的值与存储器阵列的开始地址和结束地址中的至少一个比较的比较部分；和根据比较部分的比较结果确定是否要屏蔽数据。
4.根据权利要求1所述的半导体存储器件，其中屏蔽部分包括用于在从页面缓冲器部分读出数据时，确定存储器阵列的一个地址是否等于存储器阵列的开始地址和结束地址中的至少一个的匹配检测部分；和根据匹配检测部分的确定结果确定是否要屏蔽数据。
5.根据权利要求1所述的半导体存储器件，其中屏蔽部分包括一个用于计算要写入到存储器阵列中的数据片的数量的计数器部分；和根据计数器部分计算的结果确定是否要屏蔽数据。
6.根据权利要求1所述的半导体存储器件，其中屏蔽部分包括用于停用从页面缓冲器部分读出的数据的一部分的停用部分。
7.根据权利要求1所述的半导体存储器件，其中多个存储单元中的每一个都是能够存储至少三个值的多值存储单元；和半导体存储器件包括用于同时读出多个存储单元中的一些存储单元的页面模式读出部分。
全文摘要
提供了一种半导体存储器件，包括一个包括多个存储单元的存储器阵列，用于暂时存储要写入到存储器阵列中的数据的页面缓冲器部分，和用于屏蔽从页面缓冲器部分读出的数据的至少一部分的屏蔽部分。
文档编号G11C16/06GK1469393SQ0314899
公开日2004年1月21日 申请日期2003年7月3日 优先权日2002年7月3日
发明者隅谷宪 申请人:夏普株式会社